發(fā)布時間：2018-03-31 02:21

  本文選題：MIPS32　切入點：軟核處理器　出處：《東南大學》2017年碩士論文

【摘要】：本課題研究的是基于MIPS32指令集的32位軟核處理器設計,以及基于此處理器的SOPC(System-on-a-Programmable-Chip,可編程片上系統(tǒng))設計。由于目前國內(nèi)的CPU內(nèi)核設計項目比較少,且很少應用到工程實踐中,因此課題的研究是為了將自主設計的兼容MIPS32指令的32位CPU內(nèi)核通過軟核的形式,嵌入到FPGA芯片中,實現(xiàn)片上集成控制、數(shù)據(jù)處理等單元,通過設計軟件代碼,實現(xiàn)真正意義上的應用。課題的實用意義在于,不僅可以用作教學研究,更可以配合一些外設控制器IP核和總線技術,實現(xiàn)自由定制CPU,通過FPGA實現(xiàn)在具體的硬件上,能夠應用到具體的工程項目中。本課題完成了 MIPS32指令集以及相應的架構研究,設計了處理器的五級流水線,包括取指、譯碼、執(zhí)行、訪存和回寫。項目設計了兼容MIPS32指令集的處理器結構,實現(xiàn)了邏輯操作指令、移位操作指令、空指令、移動操作指令、算術操作指令、轉移指令、加載存儲指令,實現(xiàn)了協(xié)處理器和異常的相關處理過程。項目對處理器進行了Wishbone總線的封裝,添加了基本的外設控制器,如Flash、SDRAM、GPIO、UART等外設控制器,實現(xiàn)了仿真測試到硬件運行的過程。經(jīng)過ModelSim軟件的仿真測試,可以看出系統(tǒng)正確的實現(xiàn)了五級流水線的運行過程。兼容MIPS32指令集的指令,都可以在流水線中正確的進行取指、譯碼,并在執(zhí)行過程中正確計算結果,并完成數(shù)據(jù)的存取。由于指令的特點和流水線的運行結構所引起的指令"相關"問題,也得到了很好的解決。協(xié)處理器可以正常的進行系統(tǒng)的控制工作,多種處理器異常也可以得到正確的處理和實現(xiàn)。系統(tǒng)掛載了 Wishbone總線之后,可以配合相關的外設控制器,實現(xiàn)在FPGA芯片上集成片上系統(tǒng),實現(xiàn)了從軟件仿真到硬件運行的過程。
[Abstract]:This paper studies the design of 32-bit soft core processor based on MIPS32 instruction set and the design of SOPC-on-a-Programmable-Chip-based SOPC-on-a-Programmable-Chip processor. Therefore, the purpose of the research is to embed the 32-bit CPU kernel which is compatible with MIPS32 instructions into the FPGA chip in the form of soft core, to realize the integration control, data processing and other units on the chip, and to design the software code. The practical significance of the subject is that it can not only be used as teaching research, but also can cooperate with some peripheral controller IP core and bus technology, realize the free customization of CPU, and realize it on the specific hardware through FPGA. This subject has completed the research of MIPS32 instruction set and the corresponding architecture, designed the five-stage pipeline of processor, including taking finger, decoding, executing, Memory access and write back. The project designs a processor architecture compatible with MIPS32 instruction set. It implements logical operation instruction, shift operation instruction, null instruction, moving operation instruction, arithmetic operation instruction, transfer instruction, loading storage instruction. The project encapsulates the processor with Wishbone bus, and adds basic peripheral controller, such as Flash Wishbone controller, GPIOART controller, etc. Through the simulation test of ModelSim software, we can see that the system has correctly realized the running process of five-level pipeline. The instructions compatible with the MIPS32 instruction set can be correctly used to fetch the finger in pipeline. Decoding, correctly calculating the results during execution, and completing the data access. Due to the characteristics of the instruction and the operation structure of pipeline, the instruction "related" problem, The coprocessor can control the system normally, and various processor exceptions can be handled and implemented correctly. After the system mounts the Wishbone bus, it can cooperate with the related peripheral controller. The system is integrated on FPGA chip and the process from software simulation to hardware operation is realized.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP332

【參考文獻】

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本文編號：1688737