本文選題：驗(yàn)證　切入點(diǎn)：數(shù)字信號(hào)處理器　出處：《計(jì)算機(jī)工程》2015年09期

【摘要】：針對(duì)數(shù)字信號(hào)處理器設(shè)計(jì)中因相關(guān)引發(fā)的故障,提出一種基于指令的驗(yàn)證方法。結(jié)合處理器的體系結(jié)構(gòu)特點(diǎn)給出處理器表示矩陣,并利用該矩陣,根據(jù)所使用的功能單元對(duì)指令進(jìn)行劃分。在同一個(gè)劃分內(nèi),指令使用相同的功能單元,對(duì)這些指令進(jìn)行兩兩組合,生成驗(yàn)證指令序列�？紤]測(cè)試的可觀測(cè)性給出觀測(cè)方法,從理論上證明該方法可以完備覆蓋到所有數(shù)據(jù)相關(guān)故障。設(shè)計(jì)驗(yàn)證指令生成系統(tǒng)自動(dòng)生成驗(yàn)證指令序列,針對(duì)DSPC-01處理器進(jìn)行實(shí)驗(yàn),并與流片后的測(cè)試結(jié)果比較分析,結(jié)果驗(yàn)證了該方法的有效性。
[Abstract]:This paper presents an instruction based verification method for the faults caused by correlation in the design of the digital signal processor, and gives the processor representation matrix according to the architecture characteristics of the processor, and makes use of the matrix. In the same partition, the instruction uses the same functional unit to combine these instructions in pairs to generate the sequence of verification instructions. Considering the observability of the test, the method of observation is given. It is proved in theory that this method can cover all data related faults completely. The design verification instruction generation system automatically generates the verification instruction sequence, carries out the experiment against the DSPC-01 processor, and compares the test results with the test results after the flow sheet. The results show that the method is effective.
【作者單位】： 北京電子工程總體研究所;
【分類號(hào)】：TP332

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