發(fā)布時(shí)間：2018-03-22 19:04

  本文選題：片上多核處理器　切入點(diǎn)：存儲(chǔ)墻　出處：《計(jì)算機(jī)工程》2015年01期 　論文類型：期刊論文

【摘要】：片上多核處理器已逐漸取代傳統(tǒng)超標(biāo)量處理器成為集成電路設(shè)計(jì)的主流結(jié)構(gòu),但芯片的存儲(chǔ)墻問題依舊是設(shè)計(jì)的一個(gè)難題。CMP通過大容量的末級(jí)高速緩存來緩解訪存壓力。在軟件編程模式向多線程并行方式轉(zhuǎn)變的背景下,針對(duì)多線程應(yīng)用在多核處理器上的Cache訪問特征,提出一種面向私有末級(jí)Cache的優(yōu)化算法,通過硬件緩沖器記錄處理器訪存地址,從而實(shí)現(xiàn)共享數(shù)據(jù)在Cache間的傳遞機(jī)制,有效降低Cache失效開銷。實(shí)驗(yàn)結(jié)果表明,在硬件開銷不超過Cache部件0.1%的情況下,測試用例平均加速比為1.13。
[Abstract]:Multi-core processor on chip has gradually replaced the traditional superscalar processor as the mainstream structure in integrated circuit design. However, the memory wall problem of the chip is still a difficult problem in the design. CMP relieves the memory access pressure by using large capacity last level cache. In the context of the change of software programming mode to multithreading parallel mode, In view of the Cache access characteristics of multi-thread applications on multi-core processors, an optimization algorithm for private Cache is proposed. The memory access address of the processor is recorded by hardware buffers, and the transfer mechanism of shared data between Cache is realized. The experimental results show that the average speedup ratio of test cases is 1.13 when the hardware overhead is less than 0.1% of Cache components.
【作者單位】： 湖南大學(xué)信息科學(xué)與工程學(xué)院;
【基金】：國家自然科學(xué)基金資助項(xiàng)目(61173037)
【分類號(hào)】：TP332

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