本文選題：串行RapidIO　切入點(diǎn)：AXI總線　出處：《北京大學(xué)學(xué)報(bào)(自然科學(xué)版)》2014年04期 　論文類型：期刊論文

【摘要】：針對(duì)現(xiàn)代高性能嵌入式系統(tǒng)高速串行RapidIO(SRIO)信號(hào)接入的應(yīng)用需求,提出一種基于AXI總線的SRIO端點(diǎn)控制器IP核設(shè)計(jì)方案。以XC5VLX220-FF1760現(xiàn)場(chǎng)可編程門陣列芯片為目標(biāo)器件,利用硬件設(shè)計(jì)實(shí)現(xiàn)SRIO接口電路。該方案采用合理的硬件結(jié)構(gòu),能夠提高信息采集和輸出的時(shí)效性。此外,AXI總線能夠使SRIO端點(diǎn)控制器IP核更方便地集成到SoC芯片中,可以在片內(nèi)提供更高的數(shù)據(jù)傳輸帶寬。利用SRIO協(xié)議實(shí)現(xiàn)的FPGA內(nèi)置多DSP IP核,讀寫操作速率能穩(wěn)定地達(dá)到每通道3.125 Gb/s,表明所提出的IP具有高性能。
[Abstract]:Aiming at the application requirement of high-speed serial RapidIOO signal access in modern high performance embedded system, a design scheme of SRIO endpoint controller IP core based on AXI bus is proposed. XC5VLX220-FF1760 field programmable gate array chip is used as the target device. The SRIO interface circuit is designed by using hardware. The scheme adopts reasonable hardware structure, which can improve the timeliness of information collection and output. In addition, the IP core of SRIO endpoint controller can be integrated into SoC chip more conveniently. It can provide higher data transmission bandwidth on the chip. The FPGA embedded multi-#en2# IP core based on SRIO protocol, and the read / write operation rate can reach 3.125 GB / s per channel stably, which shows that the proposed IP has high performance.
【作者單位】： 北京大學(xué)信息科學(xué)技術(shù)學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(61179029)資助
【分類號(hào)】：TP332

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