本文關(guān)鍵詞： 模擬器 計(jì)算模型 優(yōu)化　出處：《復(fù)旦大學(xué)》2013年碩士論文　論文類型：學(xué)位論文

【摘要】：隨著對(duì)處理器性能提升需求的不斷增長,如何快速且有效地驗(yàn)證處理器設(shè)計(jì)的正確性和性能的高效性變得越來越具有挑戰(zhàn)性。體系結(jié)構(gòu)模擬器是一種模擬處理器硬件全部或者部分行為的工具軟件,并且可以通過簡單地修改參數(shù)來方便地模擬不同的目標(biāo)體系結(jié)構(gòu)的行為。因此,模擬器受到了眾多處理器設(shè)計(jì)和體系結(jié)構(gòu)相關(guān)領(lǐng)域研究人員的廣泛使用。 目前使用最為廣泛的完全詳細(xì)模擬的周期精確體系結(jié)構(gòu)模擬器,雖然這樣的模擬器可以保證結(jié)果的精確性,但是這類模擬器普遍存在開發(fā)周期漫長和運(yùn)行速度緩慢兩個(gè)方面的問題�，F(xiàn)有的絕大多數(shù)對(duì)周期精確模擬器進(jìn)行優(yōu)化的研究工作主要包括對(duì)模擬器架構(gòu)的優(yōu)化和對(duì)模擬器性能的優(yōu)化,但是這些研究成果都無法同時(shí)解決上述的兩個(gè)問題。另一種類型的模擬器是基于抽象模型的模擬器。這種類型的模擬器的設(shè)計(jì)思想主要是通過提升模擬器設(shè)計(jì)模型的抽象層次,即通過計(jì)算而非模擬的方式實(shí)現(xiàn)模擬器部分或者全部的硬件部件的功能,從而對(duì)模擬器的設(shè)計(jì)和性能進(jìn)行優(yōu)化的方式。Interval Simulation就是基于部分抽象模型的設(shè)計(jì)思路。它的設(shè)計(jì)假設(shè)是只有Miss事件才是對(duì)性能結(jié)果有重要影響的因素。因此,在模擬過程中,精確模擬造成Miss的事件,而忽略其他非Miss事件的影響。通過只關(guān)注造成Miss的事件模擬,達(dá)到提升模擬器模擬速度的目標(biāo)。但是由于需要得到Miss事件的精確結(jié)果,對(duì)于目標(biāo)體系結(jié)構(gòu)最終性能結(jié)果具有重大影響的一些硬件部件,如高速緩存器等,還是需要基于完全詳細(xì)模擬的。同時(shí),interval simulation也存在一些精確性方面的問題。由于主要關(guān)注Miss事件,而忽略了正常模擬指令流的評(píng)估,該模擬器對(duì)目標(biāo)體系結(jié)構(gòu)的最終性能模擬的結(jié)果會(huì)存在很大的偏差,達(dá)到15.62%。 本文從更高抽象層次的基于完全抽象模型的角度出發(fā),提出了基于計(jì)算模型模擬器的設(shè)計(jì)思路。這種設(shè)計(jì)思路首先從目標(biāo)體系結(jié)構(gòu)中選取出對(duì)模擬器模擬的最終性能結(jié)果具有重大影響的模塊進(jìn)行相應(yīng)的計(jì)算模型的建立,然后利用這些計(jì)算模型計(jì)算出每一條指令到達(dá)流水線各個(gè)階段的時(shí)鐘周期——包括取指周期、調(diào)度周期、執(zhí)行周期、完成周期和提交周期,從而獲得目標(biāo)體系結(jié)構(gòu)最終模擬執(zhí)行的性能結(jié)果。這種模擬器的設(shè)計(jì)思路最大的優(yōu)勢在于完全不需要構(gòu)建并實(shí)現(xiàn)完整的流水線和相關(guān)的硬件部件(包括分支預(yù)測器和高速緩存器等)進(jìn)行具體地模擬執(zhí)行,有利于簡化模擬器的設(shè)計(jì)和提升模擬器的性能。本文的主要貢獻(xiàn)包括： (?)分析研究當(dāng)前主流的周期精確模擬器的設(shè)計(jì)思路,發(fā)現(xiàn)并指出了造成此類模擬器設(shè)計(jì)結(jié)構(gòu)復(fù)雜且運(yùn)行速度緩慢的主要原因。分析研究interval simulation的設(shè)計(jì)思路,并指出基于計(jì)算模型模擬器與之的不同之處。 (?)提出了基于計(jì)算模型模擬器的設(shè)計(jì)思路,并在此基礎(chǔ)上根據(jù)對(duì)目標(biāo)體系結(jié)構(gòu)性能結(jié)果具有重大影響的因素設(shè)計(jì)實(shí)現(xiàn)三個(gè)計(jì)算模型,分別為亂序執(zhí)行流水線計(jì)算模型、分支預(yù)測錯(cuò)誤計(jì)算模型和高速緩存失效計(jì)算模型。 (?)實(shí)驗(yàn)結(jié)果表明,基于計(jì)算模型模擬器在最終的性能結(jié)果的誤差率僅為2.47%的情況下,和模擬相同目標(biāo)體系結(jié)構(gòu)的一款周期精確模擬器的運(yùn)行速度的加速比達(dá)到了22.74倍,并且實(shí)際的運(yùn)行速度達(dá)到了1.27MIPS,相比與interval simulation的性能提升了78.19%,并可以支持全系統(tǒng)模擬。
[Abstract]:With the increasing demand of processor performance, efficiency, how to quickly and effectively verify the correctness and performance of processor design is becoming more and more challenging. The architecture simulator is a simulation of the processor hardware all or part of the tool software, and can conveniently simulate different target architectures behavior through simply modify the parameters. Therefore, the simulator has been widely used in many research processor design and architecture.
At present, using cycle accurate Architecture Simulator is the most complete with a wide range of simulation accuracy, although this simulator can guarantee results, but this kind of simulator exists long development cycle and the slow speed of the two aspects of the problem. The most research work to optimize the cycle accurate simulator includes optimization of the simulator architecture and optimization of the simulator's performance, but the results of these studies can also solve the above two problems. Another type of simulator is the abstract model simulator based on design ideas of this type of simulator is mainly through to raise the abstraction level simulator design model, namely by calculation rather than analog way simulator of some or all of the hardware components and function, design and performance of the simulator to optimize the way .Interval Simulation is based on the design part of the abstract model. It is designed to assume only the Miss event is the factors have important influence on the performance of the results. Therefore, in the process of simulation, accurate simulation of the cause of the Miss event, and ignore the other non Miss events. Through the focus on the cause of the Miss event simulation, achieve enhance the speed of the target simulator. But due to the need to obtain accurate results for the Miss event, some hardware components have a great influence on the final performance of the target architecture results, such as cache, still need to complete detailed simulation based on interval simulation. At the same time, there are also some accuracy problems. Because the main concern Miss event. While ignoring the evaluation of normal instruction flow simulation, simulation of the final performance of the simulator to a target architecture, the results will exist deviation, Reach 15.62%.
In this paper, from a higher level of abstraction of the fully abstract model based perspective, put forward a design calculation model based on simulator. The design idea first from the target architecture selected has a significant impact on the final performance of the simulator simulation module, the corresponding calculation model, and then calculate each instruction at each stage of the pipeline clock cycle -- including fetch cycle, using the calculation model of scheduling period, execution cycle, cycle time and deadlines, so as to obtain the performance results of the target architecture. The final simulation execution simulator based on the biggest advantage is that don't need to construct and implement a complete production line and related hardware components (including branch predictor and cache etc.) specific simulation execution, to simplify the design of simulator And improve the performance of the simulator. The main contributions of this article include:
(?) design analysis cycle accurate simulator research current, and points out that the main cause of this kind of simulator design of complex structure and slow speed. Analysis and design approach to interval simulation, and pointed out the difference calculation model and based on the simulator.
(?) the design calculation model based on simulator, design factors based on the structural performance of the target system result has a significant impact on the realization of the three models, respectively, out of order execution pipeline calculation model, branch prediction error calculation model and the cache invalidation model.
(?) the experimental results show that the error model in the simulator performance the final result was only 2.47% cases based on the simulated acceleration and a cycle accurate simulator architecture of the same target speed ratio reached 22.74 times, and the actual operating speed of up to 1.27MIPS, and the performance of interval simulation compared to 78.19% increase, and can support the full system simulation.

【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332

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本文編號(hào)：1456656