本文關鍵詞： Flashmemory BCH碼 FPGA VerilogHDL　出處：《濟南大學》2012年碩士論文　論文類型：學位論文

【摘要】：Flash Memory作為一種使用壽命長、非易失性的存儲器，因其讀寫速度快、在斷電的情況下仍能保持所存儲的數據信息等優(yōu)點在存儲領域獲得了十分普遍的應用。但是，隨著Flash Memory制造工藝以及芯片集成度的提高導致其內部的比特錯誤率也在不斷上升，而目前集成于芯片內的通用糾錯技術的糾錯能力有限，并不能很好滿足當前Flash Memory的糾錯能力需求。針對以上的問題，作者根據國內外的研究趨勢，提出了基于BCH編譯碼算法的Flash Memory糾錯模塊(ECC)，并用FPGA芯片進行仿真驗證。仿真結果顯示并行BCH編碼譯碼器提高了Flash Memory的糾錯能力與編碼效率。 本文的研究內容主要包括以下幾個方面： (1)首先介紹了BCH算法的發(fā)展歷程，BCH碼是至今為止所發(fā)現的最好的線性分組碼之一，適合于對Flash Memory中的隨機錯誤進行糾錯。在此基礎上，介紹了BCH碼的一些相關的代數知識，包括有限域理論、 GF (2m)的構成、有限域的特征和元素的級數以及最小多項式等。在了解BCH碼相關知識的基礎上，提出BCH碼適合于對Flash Memory中的隨機錯誤進行糾錯。整個BCH編碼碼包括編碼和譯碼兩個部分，編碼過程即通過信息多項式和生成多項式得到校驗碼多項式，然后得到碼字多項式；譯碼過程首先根據接收碼字多項式計算出對應的各個伴隨式，接著求出錯誤位置多項式，最后通過Chien搜索電路求出錯誤位置完成譯碼。 (2)從編碼效率、糾錯能力等方面考慮如何設計BCH碼的編譯碼電路。在BCH編碼電路中，限制BCH編碼效率的因素主要是數據的傳輸寬度，由于串行編碼電路每個時鐘只能處理1bit位的數據，處理效率慢，當碼長超過一定長度后，編碼器的不能滿足Flash Memory糾錯的實時需求。在對BCH編碼電路的研究基礎上，推導出BCH并行編碼電路，實現一個時鐘可以處理多位數據，提高了數據的處理效率。在BCH譯碼電路中，同BCH編碼電路一樣，通過改進伴隨式計算電路以及Chien搜索電路，使其從串行改進到并行，提高一個時鐘的處理能力，從而提高BCH譯碼的效率。 (3)使用Verilog HDL語言對BCH編碼譯碼電路進行實現與仿真。首先，使用BCH編碼模塊對輸入到模塊中的數據進行編碼，由生成多項式生成195比特的校驗位，將生成的校驗位儲存到Flash Memory的SpareArea中；使用BCH譯碼模塊對輸入到模塊中的碼字進行譯碼，求出15個伴隨多項式，并求出錯誤位置多項式，若發(fā)生錯誤用Chien搜索模塊對錯誤位置多項式進行檢索，求出錯誤位置，根據錯誤位置對碼字中的錯誤進行糾錯。 實驗結果顯示，基于BCH編譯碼算法的ECC模塊糾錯能力得到巨大的提高，，達到15bit，并且可以在25MHz的時鐘頻率正常工作。
[Abstract]:Flash Memory is a kind of memory with long service life and non-volatile, because of its high speed of reading and writing. In the case of power failure can still maintain the stored data information and other advantages in the field of storage has been widely used. With the improvement of Flash Memory manufacturing technology and chip integration, the bit error rate is also increasing, and the error correction ability of the current general error-correction technology integrated into the chip is limited. It can not meet the demand of Flash Memory's error-correcting ability. In view of the above problems, the author according to the research trends at home and abroad. A Flash Memory error correction module based on BCH encoding and decoding algorithm is proposed. The simulation results show that the parallel BCH decoder improves the error-correcting ability and coding efficiency of Flash Memory. The research content of this paper mainly includes the following aspects: Firstly, the development of BCH algorithm is introduced. BCH code is one of the best linear block codes found so far. It is suitable for correcting random errors in Flash Memory. On this basis, some algebraic knowledge of BCH codes is introduced, including finite field theory. On the basis of the knowledge of BCH codes, the composition of GF ~ (2 m), the characteristics of finite fields, the series of elements and the minimum polynomials, etc. It is proposed that BCH code is suitable for correcting random errors in Flash Memory. The whole BCH code consists of two parts: encoding and decoding. In the coding process, the check code polynomial is obtained by the information polynomial and the generating polynomial, and then the codeword polynomial is obtained. In the decoding process, the corresponding accompanying expressions are first calculated according to the received codeword polynomials, and then the misposition polynomials are obtained. Finally, the error position is obtained by the Chien search circuit to complete the decoding. 2) how to design the encoding and decoding circuit of BCH code from the aspects of coding efficiency and error-correcting ability. In the BCH coding circuit, the main factor limiting the efficiency of BCH coding is the data transmission width. Because each clock of serial coding circuit can only handle 1bit data, the processing efficiency is slow, when the code length exceeds a certain length. The encoder can not meet the real-time requirement of Flash Memory error correction. Based on the research of BCH coding circuit, the BCH parallel coding circuit is deduced. The realization of a clock can process multi-bit data and improve the efficiency of data processing. In the BCH decoding circuit, as in the BCH coding circuit, the accompanying computing circuit and the Chien search circuit are improved. It can improve the processing ability of a clock from serial to parallel, so as to improve the efficiency of BCH decoding. 3) implement and emulate the BCH coding and decoding circuit with Verilog HDL language. Firstly, use the BCH coding module to encode the input data into the module. The generating polynomial generates 195 bits of check bits and stores the generated bits in the SpareArea of Flash Memory. The BCH decoding module is used to decode the codewords inputted into the module, and 15 adjoint polynomials are obtained, and the wrong position polynomials are obtained. If an error occurs, the Chien search module is used to retrieve the wrong position polynomial, to find the wrong position, and to correct the error in the codeword according to the wrong position. Experimental results show that the error-correcting capability of ECC module based on BCH coding and decoding algorithm is greatly improved, reaching 15 bits, and can work normally at 25 MHz clock frequency.
【學位授予單位】：濟南大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP333;TN791

【參考文獻】

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本文編號：1456640