發(fā)布時(shí)間：2018-01-12 19:25

  本文關(guān)鍵詞：108位前導(dǎo)0計(jì)數(shù)器的電路設(shè)計(jì)與優(yōu)化　出處：《微電子學(xué)與計(jì)算機(jī)》2015年04期 　論文類型：期刊論文

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【摘要】：采用2位分組進(jìn)行并行分工計(jì)數(shù),使用二叉樹(shù)的電路結(jié)構(gòu)進(jìn)行108位前導(dǎo)0計(jì)數(shù)器電路設(shè)計(jì).采用2位分組的108位前導(dǎo)0計(jì)數(shù)器電路進(jìn)行PT分析的時(shí)序?yàn)?.17,而采用8位分組的RTL級(jí)代碼進(jìn)行DC綜合的時(shí)序?yàn)?.21,通過(guò)比較發(fā)現(xiàn)設(shè)計(jì)電路在速度上比RTL級(jí)代碼快了19%.
[Abstract]:Two bit groups are used to count the parallel division of labor. The circuit design of 108-bit preamble 0 counter is carried out by using the circuit structure of binary tree, and the timing of PT analysis using 2-bit grouping 108-bit preamble 0 counter circuit is 0.17. The timing of DC synthesis using 8-bit RTL code is 0.21. It is found that the speed of the design circuit is 19 times faster than that of RTL code.
【作者單位】： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【分類號(hào)】：TP332.12
【正文快照】： 1引言在實(shí)行浮點(diǎn)運(yùn)算的減法運(yùn)算操作中,需要用到一個(gè)計(jì)數(shù)器對(duì)前導(dǎo)0個(gè)數(shù)進(jìn)行統(tǒng)計(jì),獲得的計(jì)數(shù)結(jié)果用以指導(dǎo)規(guī)格化移位器進(jìn)行左移操作[1].傳統(tǒng)前導(dǎo)0計(jì)數(shù)器采用逐位計(jì)數(shù)方式,從高位往低位依次計(jì)算前導(dǎo)0個(gè)數(shù).傳統(tǒng)前導(dǎo)0計(jì)算速度非常慢,而且所占面積也是非常大,不適合出現(xiàn)在高性能運(yùn)

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級(jí)參考文獻(xiàn)】

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【相似文獻(xiàn)】

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本文編號(hào)：1415668