本文關(guān)鍵詞：基于FPGA的AXI4總線時(shí)序設(shè)計(jì)與實(shí)現(xiàn)　出處：《電子技術(shù)應(yīng)用》2015年06期 　論文類型：期刊論文

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【摘要】：針對(duì)AXI4總線設(shè)備之間的高速數(shù)據(jù)傳輸需求,根據(jù)AXI4總線協(xié)議,設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的AXI4總線讀寫時(shí)序控制方法。以FPGA為核心,采用VHDL語(yǔ)言,完成了滿足AXI4總線協(xié)議的讀猝發(fā)方式數(shù)據(jù)傳輸和寫猝發(fā)方式數(shù)據(jù)傳輸時(shí)序控制模塊的設(shè)計(jì)。利用FPGA內(nèi)部嵌入式系統(tǒng)提供的高性能數(shù)據(jù)傳輸接口完成AXI4時(shí)序控制模塊的功能驗(yàn)證。實(shí)際應(yīng)用表明,依據(jù)提出的設(shè)計(jì)方法實(shí)現(xiàn)的讀寫時(shí)序控制模塊能夠滿足AXI4總線協(xié)議規(guī)定的時(shí)序關(guān)系,實(shí)現(xiàn)數(shù)據(jù)的高速正確傳輸,總線數(shù)據(jù)傳輸速率能夠達(dá)到1.09 GB/s。
[Abstract]:According to the demand of high-speed data transmission between AXI4 bus devices, according to the AXI4 protocol, the design and implementation of a read and write timing control method of FPGA based on AXI4 bus. With FPGA as the core, using VHDL language, completed the reading and burst meet AXI4 protocol data transmission method and write burst timing data transmission control module the design of high performance. The data transmission interface provided by FPGA within the embedded system to complete the AXI4 timing control module function verification. The practical application shows that the design method proposed for the read and write timing control module to meet the timing relationship between the AXI4 bus protocol, to achieve high-speed correct data transmission, bus data transmission rate can reach 1.09 GB/s.

【作者單位】： 北京空間機(jī)電研究所;
【分類號(hào)】：TP336
【正文快照】： 0引言高級(jí)微控制器總線結(jié)構(gòu)(Advanced Microcontroller BusArchitecture,AMBA)是一種應(yīng)用于片上系統(tǒng)的總線結(jié)構(gòu)。AMBA總線協(xié)議是ARM公司制定的用于片上系統(tǒng)IP互聯(lián)與管理的一種規(guī)范,由于它是一個(gè)開(kāi)放標(biāo)準(zhǔn)的協(xié)議,所以自從出現(xiàn)之后,其應(yīng)用領(lǐng)域就超出了微控制器設(shè)備,已經(jīng)廣泛應(yīng)用

【共引文獻(xiàn)】

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2 孟利民;Make One-基于軟件化功能構(gòu)件的通用信息設(shè)備模式[D];南京理工大學(xué);2008年

3 李東生;基于高密度計(jì)算的多核芯片設(shè)計(jì)關(guān)鍵技術(shù)研究[D];合肥工業(yè)大學(xué);2012年

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本文編號(hào)：1404975