本文關(guān)鍵詞：DDR3 SDRAM控制器的設(shè)計(jì)和驗(yàn)證　出處：《華南理工大學(xué)》2012年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： DDR3 SDRAM CONTROLLER AXI總線 仲裁

【摘要】：相比于上一代存儲(chǔ)器，新一代DDR3SDRAM存儲(chǔ)器以其容量、性能和功耗等優(yōu)點(diǎn)被廣泛地應(yīng)用在數(shù)字系統(tǒng)領(lǐng)域，，特別是在片上集成系統(tǒng)（SoC）。本文針對提高DDR3SDRAM控制器帶寬利用率的策略、擴(kuò)展多個(gè)AMBA總線的MASTER接口、多級仲裁具體應(yīng)用進(jìn)行研究。 首先，本文基于標(biāo)準(zhǔn)的JEDEC STANDARD DDR3SDRAM SPECIFICATION，提煉出了影響設(shè)計(jì)功能和性能的重要參數(shù)，并設(shè)計(jì)了嚴(yán)格符合這些參數(shù)的時(shí)序。根據(jù)總體設(shè)計(jì)框架圖，將設(shè)計(jì)詳細(xì)劃分幾個(gè)子模塊，定義好各個(gè)子模塊的功能和接口信號(hào)整理成設(shè)計(jì)文檔，隨后完成了幾個(gè)子模塊的VERILOG HDL硬件語言的描述。 其次，在帶寬利用率方面，本文提出了：將讀寫命令間間插激活和關(guān)閉命令，充分提高DDR3數(shù)據(jù)總線利用率。若所有狀態(tài)機(jī)中沒有與正在發(fā)出的命令同BANK同ROW的操作的命令，則發(fā)出最后一個(gè)讀寫命令為WRA/RDA。內(nèi)部狀態(tài)機(jī)完全流水操作，連續(xù)的兩個(gè)命令完全連續(xù)執(zhí)行。 再次，設(shè)計(jì)了可以擴(kuò)展多個(gè)總線接口的功能，在片上集成系統(tǒng)方面得到了應(yīng)用。每一個(gè)MASTER口都可以根據(jù)自身的仲裁優(yōu)先級對DDR3SDRAM進(jìn)行數(shù)據(jù)的讀寫訪問。這個(gè)MASTER口以AXI總線進(jìn)行對接，仲裁的設(shè)計(jì)采用多級仲裁：TIMEOUT擁有最高優(yōu)先級，命令的優(yōu)先級屬性具有第二優(yōu)先級，，AXI總線的端口號(hào)具有第三優(yōu)先級。 最后，基于VMM搭建起來的驗(yàn)證平臺(tái)，對設(shè)計(jì)的控制器進(jìn)行了功能驗(yàn)證，所有功能都能滿足JEDEC STANDARD DDR3SDRAM SPECIFICATION協(xié)議標(biāo)準(zhǔn)，時(shí)序正常。成功對DDR3SDRAM存儲(chǔ)器進(jìn)行數(shù)據(jù)的正常讀寫。性能上，本設(shè)計(jì)應(yīng)用于SoC片上系統(tǒng)上，頻率可以跑到800MHz，本文引進(jìn)的帶寬利用率提高方法使得控制器滿足SoC的實(shí)際需要。
[Abstract]:Compared with the previous generation of memory, the new generation of DDR3SDRAM memory is widely used in the field of digital system because of its capacity, performance and power consumption. This paper aims at improving the bandwidth utilization of DDR3SDRAM controller and extends the MASTER interface of multiple AMBA bus. The concrete application of multilevel arbitration is studied. Firstly, based on the standard JEDEC STANDARD DDR3SDRAM spectrum, this paper abstracts the important parameters that affect the design function and performance. According to the overall design frame diagram, the design is divided into several sub-modules in detail, and the functions and interface signals of each sub-module are defined into design documents. Then the VERILOG HDL hardware language of several sub-modules is described. Secondly, in terms of bandwidth utilization, this paper proposes to activate and close commands between read and write commands. Fully improve the utilization of the DDR3 data bus. If there are no commands in all state machines to operate with BANK and ROW with the commands being issued. Then the last read and write command is issued as WRAP RDA. The internal state machine is completely income operation and two consecutive commands are executed in full succession. Thirdly, the function of extending multiple bus interfaces is designed. Each MASTER port can read and write access to DDR3SDRAM data according to its arbitration priority. This MASTER port uses ax. I bus docking. In the design of arbitration, multilevel arbitration: TIMEOUT has the highest priority, and the priority attribute of the command has the second priority and the port number of the AXI bus has the third priority. Finally, based on the verification platform built by VMM, the function of the controller is verified. All functions can meet the standard of JEDEC STANDARD DDR3SDRAM SPECIFICATION protocol. The timing is normal and the data of DDR3SDRAM memory can be read and written successfully. In performance, this design is applied to the system on SoC chip, and the frequency can run up to 800MHz. In this paper, the improved bandwidth utilization method is introduced to make the controller meet the actual needs of SoC.
【學(xué)位授予單位】：華南理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號(hào)】：TN47;TP333

【參考文獻(xiàn)】

相關(guān)期刊論文 前10條

1 姚瑋,趙海慶,陳金樹;基于Stratix器件的高速DDR緩存系統(tǒng)優(yōu)化設(shè)計(jì)[J];電視技術(shù);2005年S1期

2 曹華 ,鄧彬;使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器[J];今日電子;2005年01期

3 楊曉君;孫凝暉;郭黎利;;基于內(nèi)存總線的高性能I/O接口設(shè)計(jì)[J];哈爾濱工業(yè)大學(xué)學(xué)報(bào);2006年11期

4 劉繼斌,胡修林,張?zhí)N玉,李仁旺;高速大容量存儲(chǔ)通道的設(shè)計(jì)[J];華中科技大學(xué)學(xué)報(bào)(自然科學(xué)版);2005年11期

5 胡德俊;張俊;郭舒生;;DDR SDRAM控制器IP及其嵌入式應(yīng)用[J];中國集成電路;2006年02期

6 須文波;胡丹;;DDR2 SDRAM控制器的FPGA實(shí)現(xiàn)[J];江南大學(xué)學(xué)報(bào);2006年02期

7 柯昌松,侯朝煥,劉明剛;利用FPGA實(shí)現(xiàn)DDR存儲(chǔ)器控制器[J];計(jì)算機(jī)工程與應(yīng)用;2004年34期

8 朱思良;;基于VMM驗(yàn)證方法學(xué)的MCU驗(yàn)證環(huán)境[J];中國集成電路;2011年01期

9 徐英偉;劉佳;;SoC功能驗(yàn)證的特點(diǎn)和方法[J];微處理機(jī);2006年02期

10 楊少波,王勤民,張帆,曲晶;DDR內(nèi)存接口的設(shè)計(jì)與實(shí)現(xiàn)[J];微計(jì)算機(jī)信息;2005年13期

相關(guān)碩士學(xué)位論文 前2條

1 鄧麗;高帶寬低延時(shí)的DDR2內(nèi)存控制器的研究與實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2006年

2 宋何娟;8086微處理器IP軟核設(shè)計(jì)技術(shù)的研究[D];合肥工業(yè)大學(xué);2008年

本文編號(hào)：1387989