本文關鍵詞：串行RapidIO互連系統(tǒng)的設計與實現(xiàn)　出處：《南京理工大學》2013年碩士論文　論文類型：學位論文

  更多相關文章： 串行RapidIO 高速收發(fā)器 光纖通信 現(xiàn)場可編程門陣列 數(shù)字信號處理器

【摘要】：隨著無線通信、視頻處理和軍事等領域對系統(tǒng)帶寬的需求持續(xù)增長,新型的高速串行互連技術開始逐步取代傳統(tǒng)的并行總線。作為新型的高速串行互連技術的一種,串行RapidIO是專門為嵌入式系統(tǒng)而設計的,具有其它互連技術無法比擬的靈活性、穩(wěn)定性和高效性。 本文針對串行RapidIO技術,介紹了目前主流的RapidIO互連系統(tǒng)架構,詳細描述了其三層協(xié)議規(guī)范,即邏輯層、傳輸層和物理層規(guī)范。本文研究了兩種RapidIO實現(xiàn)系統(tǒng)互連的方案,并分別從硬件和軟件設計兩個方面描述具體實現(xiàn)細節(jié)。 針對成本敏感的通信系統(tǒng)對點對點光纖通信的需求,本文提出了一種基于RapidIO協(xié)議的低成本解決方案。以現(xiàn)場可編程門陣列芯片為核心,利用硬件編程、高速收發(fā)器以及光模塊實現(xiàn)上層邏輯協(xié)議、物理層協(xié)議和光纖傳輸。測試結果表明,本方案占用資源少,性能可靠,數(shù)據(jù)吞吐率達到1.25Gbps,并成功運用于某通信系統(tǒng)中。 基于VPX架構的RapidIO互連系統(tǒng)是一種高速、高性能的軟件無線電系統(tǒng),故硬件部分除RapidIO接口設計外還包括高速采樣電路設計、DDR3內存接口設計以及時鐘和電源設計�，F(xiàn)場可編程門陣列串行RapidIO端點利用賽靈思邏輯核實現(xiàn),數(shù)字信號處理器RapidIO端點通過對其加載／存儲模塊寄存器的操作來實現(xiàn)。
[Abstract]:With wireless communication, video processing and military and other areas of the system bandwidth requirements continue to grow. As one of the new high-speed serial interconnection technologies, serial RapidIO is specially designed for embedded systems. Has the flexibility, the stability and the high efficiency which the other interconnection technology cannot compare. Aiming at the serial RapidIO technology, this paper introduces the current mainstream architecture of RapidIO interconnection system, and describes in detail its three-layer protocol specification, namely the logical layer. Transport layer and physical layer specification. In this paper, two kinds of RapidIO schemes for system interconnection are studied, and the implementation details are described from two aspects of hardware and software design. In order to meet the demand of cost sensitive communication system for point-to-point optical fiber communication, this paper presents a low-cost solution based on RapidIO protocol, with field programmable gate array chip as the core. Using hardware programming, high-speed transceiver and optical module to realize the upper layer logic protocol, physical layer protocol and optical fiber transmission. The test results show that this scheme takes less resources and has reliable performance. The data throughput reaches 1.25 Gbpsand is successfully used in a communication system. The RapidIO interconnect system based on VPX architecture is a kind of high speed and high performance software radio system, so the hardware part includes the high-speed sampling circuit design besides the RapidIO interface design. DDR3 memory interface design and clock and power design. Field Programmable Gate Array Serial RapidIO Endpoint is implemented by using the Syringes Logic Core. Digital signal processor (RapidIO) endpoints are implemented by loading / storing module registers.
【學位授予單位】：南京理工大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TN925;TP368.1

【參考文獻】

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本文編號：1380583