本文關(guān)鍵詞：面向未來通信算法的多核處理器存儲系統(tǒng)設(shè)計與實現(xiàn)

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【摘要】：頻譜資源已經(jīng)嚴(yán)重影響到下一代無線通信的發(fā)展。如何有效提高無線通信中有限的頻譜資源利用率,成為了未來無線通信技術(shù)需要解決的關(guān)鍵問題。臟紙編碼技術(shù)(Dirty Paper Coding,DPC)由于能很好的達(dá)到無線通信系統(tǒng)的容限,而成為未來通信的關(guān)鍵技術(shù)。DPC算法是一種典型的計算密集型應(yīng)用,具有高度的數(shù)據(jù)并行性特征,DPC算法基本操作滿足生產(chǎn)者-消費者模式。處理器是研究通信算法的核心,目前對多核處理器的研究多數(shù)是面向桌面和高性能服務(wù)器等較寬范圍應(yīng)用領(lǐng)域,而無法滿足通信算法對處理器平臺的需求。面向未來通信算法的多核處理器是一款特別針對通信算法研究而設(shè)計的高性能新型體系結(jié)構(gòu)處理器,該處理器能支持同時多線程(SMT)和單指令流多數(shù)據(jù)流(SIMD),能有效實現(xiàn)DPC算法的功能和性能評測,研究成果對下一代無線通信技術(shù)發(fā)展具有很大的理論和實際意義。本課題組在深入研究了DPC算法和多核處理器體系結(jié)構(gòu)的基礎(chǔ)上,提出了一種新型并行體系結(jié)構(gòu),并對單芯片多核處理器(CMP)中關(guān)鍵技術(shù)進行研究。本文在深入研究了DPC算法對訪存需求特征與多核處理器存儲系統(tǒng)設(shè)計相關(guān)基礎(chǔ)上,承擔(dān)了面向未來通信算法的多核處理器存儲系統(tǒng)設(shè)計的部分工作。本文設(shè)計了共享二級存儲的多級層次存儲結(jié)構(gòu)。為了擴展物理地址空間,本文設(shè)計實現(xiàn)了分離的數(shù)據(jù)存儲管理單元(MMU)。本文設(shè)計實現(xiàn)了一級私有Cache(L1-Cache)結(jié)構(gòu)。DPC算法對數(shù)據(jù)空間訪問頻繁,存在不規(guī)則訪存的數(shù)據(jù)局部性,數(shù)據(jù)處理符合生產(chǎn)者-消費者處理模型。針對該算法既需要傳統(tǒng)Cache作為片上共享緩存,又需要便箋存儲器(ScratchPad Memory,SPM)作為片上共享存儲的多訪存特征,本文設(shè)計了共享混合的L2-Cache/SPM存儲結(jié)構(gòu),有效降低了訪存延遲,提高了CMP存儲系統(tǒng)的性能。本文使用了verilog HDL對存儲系統(tǒng)的部分設(shè)計完成了RTL描述,然后在基于VCS軟件模擬器平臺上完成了對存儲系統(tǒng)的RTL仿真,保證了設(shè)計工作的正確性。最后使用Design Complier邏輯綜合工具在某公司90nm工藝庫下對完成的模塊進行了邏輯綜合優(yōu)化。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
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本文編號：1229335