本文關(guān)鍵詞：M-DSP標(biāo)量訪存控制器的設(shè)計與驗證

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【摘要】：應(yīng)用需求的快速增長,對DSP的性能要求不斷提高,促使DSP不斷使用新的體系結(jié)構(gòu)并向著多核發(fā)展。隨著制造工藝和IC設(shè)計技術(shù)的不斷提高,集成電路芯片的集成度一直按照摩爾定律發(fā)展,但中央處理器與存儲器性能的差距形成的“存儲墻”問題成為限制微處理器性能進一步提升的瓶頸,在多核結(jié)構(gòu)中尤為嚴(yán)重。如何在多核DSP中緩解“存儲墻”問題,并高效維護數(shù)據(jù)的一致性是設(shè)計人員面臨的重大挑戰(zhàn)。M-DSP是課題組自主研發(fā)的一款32位高性能多核DSP,每個DSP內(nèi)核采用了支持標(biāo)量和向量并行執(zhí)行的VLIW結(jié)構(gòu),在同一周期支持11條指令的并行發(fā)射,具有較高的指令級、數(shù)據(jù)級并行性和峰值性能。本文基于M-DSP的多核結(jié)構(gòu)和功能設(shè)計需求,設(shè)計了其DSP內(nèi)核的標(biāo)量訪存控制器(Scalar Memory Access Controller,SMAC),實現(xiàn)了包括一級數(shù)據(jù)Cache(L1Dcache)在內(nèi)的標(biāo)量訪存流水線,同時以較低的硬件開銷實現(xiàn)了可編程的標(biāo)量數(shù)據(jù)Cache一致性維護機制。本文的主要工作和創(chuàng)新點體現(xiàn)在以下幾個方面:第一,設(shè)計了一套支持半字(16bit)、字(32bit)、雙字(64bit)、四字(128bit)四種訪存粒度、多種尋址方式的標(biāo)量訪存指令集及編碼。第二,設(shè)計了可分別訪問共享數(shù)據(jù)空間和私有/共享配置空間的標(biāo)量數(shù)據(jù)訪存流水線,實現(xiàn)了訪存指令的譯碼、地址計算、訪存和數(shù)據(jù)選擇與返回等功能。第三,支持可配置的Cacheable/Un-cacheable訪問屬性,設(shè)計實現(xiàn)了64KB容量的L1DCache。第四,支持程序員可編程的L1DCache數(shù)據(jù)寫回、作廢的操作。設(shè)計了L1DCache寫回、作廢控制寄存器,并實現(xiàn)了全流水的寫回、作廢功能。第五,支持標(biāo)量訪存指令對M-DSP核內(nèi)私有配置空間和共享同步單元在內(nèi)的共享配置空間的訪問。設(shè)計實現(xiàn)了配置訪問流水線和共享同步單元,為基于程序員可編程的多核數(shù)據(jù)一致性維護方法提供了低開銷的硬件支持。第六,對設(shè)計進行了全面的多層次功能驗證。利用System Verilog搭建模塊級驗證平臺,采用斷言、帶約束的隨機激勵等方法實現(xiàn)了覆蓋率驅(qū)動的功能驗證;針對單核系統(tǒng)級驗證平臺需求,編寫單核外圍存儲模型;使用匯編激勵進行系統(tǒng)級驗證。驗證結(jié)果表明,設(shè)計功能正確,代碼覆蓋率接近100%。最后,在某廠家40nm工藝、1.5GHz主頻設(shè)計約束下,對設(shè)計進行邏輯綜合、時序優(yōu)化和結(jié)果分析,時序滿足設(shè)計要求。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332

【參考文獻】

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本文編號：1228403