本文關(guān)鍵詞：低功耗異步80C51微處理器設(shè)計(jì)

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【摘要】：低電壓是微處理器低功耗設(shè)計(jì)最有效的方法之一。工藝參數(shù)波動(dòng)對(duì)電路延時(shí)的影響隨著電壓的降低而增大,同步電路需要保留額外的時(shí)序余量來保證其功能正確,由此導(dǎo)致的性能下降成為低電壓設(shè)計(jì)的瓶頸。異步電路通過握手保證時(shí)序的正確性,雖然面積開銷較大,但可以自適應(yīng)工藝參數(shù)波動(dòng)帶來的影響,在低電壓下具有高性能低功耗的特點(diǎn),適合應(yīng)用于低電壓微處理器設(shè)計(jì)。本文使用定制NCL(Null Convension Logic)單元與雙軌數(shù)據(jù)編碼設(shè)計(jì)了基于SMIC 40nm的低功耗異步80C51微處理器。首先根據(jù)異步電路的結(jié)構(gòu),建立異步電路的延時(shí)和功耗模型,論證了異步電路低電壓下相對(duì)同步電路性能和功耗上的優(yōu)勢。通過不同類型的異步電路模型對(duì)比,確定了采用NCL邏輯異步電路的技術(shù)路線。其次,異步80C51微處理器設(shè)計(jì)使用了全新的精簡三級(jí)流水架構(gòu),簡化了流水線結(jié)構(gòu),增加了組合邏輯的級(jí)數(shù),降低了局部工藝參數(shù)波動(dòng)對(duì)延時(shí)的影響,并降低了功耗。在寄存器堆設(shè)計(jì)中,通過對(duì)寄存器堆中相同功能的寄存器進(jìn)行合并,降低了寄存器堆的功耗。采用分支電路優(yōu)化的方法,對(duì)微處理器中電路中的冗余反饋邏輯進(jìn)行了精簡,降低了分支電路中寄存器的功耗。運(yùn)算單元采用了Wavefront steering技術(shù)優(yōu)化了組合邏輯,提高了微處理器的能效。最后使用靜態(tài)邏輯設(shè)計(jì)了NCL單元庫,優(yōu)化了單元尺寸,并基于UNCLE工具完成異步80C51微處理器的綜合。搭建了異步電路仿真驗(yàn)證平臺(tái),以同步80C51為參照,對(duì)異步80C51的性能和功耗進(jìn)行了對(duì)比。在0.6V工作電壓,異步80C51的能量延時(shí)積相對(duì)同步80C51有14.2%的提升。最后驗(yàn)證了異步微處理器性能功耗隨電壓的變化,結(jié)果表明,在更低的電壓下,異步80C51相對(duì)同步80C51在性能和功耗上都有著更加明顯的優(yōu)勢。
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP332

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