本文關(guān)鍵詞：基于USB總線的內(nèi)存測(cè)試模塊設(shè)計(jì)

  更多相關(guān)文章： DDR2 SDRAM DDR3 SDRAM 內(nèi)存控制器 內(nèi)存測(cè)試算法

【摘要】：內(nèi)存作為計(jì)算機(jī)系統(tǒng)的重要組成部分,在PC機(jī)上的最終體現(xiàn)形式為內(nèi)存模組(即內(nèi)存條),隨著內(nèi)存性能的提高,集成度越來越高,對(duì)內(nèi)存的測(cè)試變得愈發(fā)重要。為了滿足內(nèi)存條的測(cè)試需要,本課題設(shè)計(jì)了基于USB總線的內(nèi)存測(cè)試模塊,用于DDR2 SDRAM內(nèi)存條和DDR3 SDRAM內(nèi)存條的故障測(cè)試。根據(jù)測(cè)試需求,本論文首先對(duì)內(nèi)存條的故障模型進(jìn)行分析研究,同時(shí)介紹了幾種常見的內(nèi)存故障測(cè)試算法。針對(duì)這幾種算法的故障覆蓋率和算法復(fù)雜度不能兼顧的情況,本論文提出了兩種更優(yōu)的測(cè)試算法對(duì)內(nèi)存故障進(jìn)行測(cè)試。對(duì)內(nèi)存外部數(shù)據(jù)總線的測(cè)試采用移位算法,能檢測(cè)外部數(shù)據(jù)總線的固定故障及橋接故障。對(duì)于內(nèi)部存儲(chǔ)單元的測(cè)試,本論文在March C算法和棋盤算法的基礎(chǔ)上提出了新型的March棋盤算法,能夠檢測(cè)存儲(chǔ)單元的固定故障、地址譯碼故障、狀態(tài)耦合故障、轉(zhuǎn)換故障、橋接故障、等冪耦合故障、翻轉(zhuǎn)耦合故障以及動(dòng)態(tài)耦合故障。在研究?jī)?nèi)存故障測(cè)試算法的基礎(chǔ)上,本論文完成了基于USB總線的內(nèi)存測(cè)試模塊的硬件設(shè)計(jì)和邏輯設(shè)計(jì)。硬件設(shè)計(jì)部分主要由FPGA可編程邏輯器件及配置電路、DDR2及DDR3 SDRAM總線接口電路及USB總線傳輸電路三部分組成。FPGA可編程邏輯器件是邏輯設(shè)計(jì)的載體,主要用于對(duì)內(nèi)存條的讀寫操作控制以及內(nèi)存條故障測(cè)試;DDR2及DDR3 SDRAM內(nèi)存條總線接口電路主要用于內(nèi)存條數(shù)據(jù)、命令的傳輸;USB總線傳輸電路是內(nèi)存測(cè)試模塊的通訊橋梁,主要完成內(nèi)存測(cè)試模塊與計(jì)算機(jī)的通信。邏輯設(shè)計(jì)部分主要包括SPD數(shù)據(jù)讀取邏輯、內(nèi)存控制器邏輯、內(nèi)存故障測(cè)試邏輯以及USB接口傳輸邏輯。SPD數(shù)據(jù)讀取邏輯模塊用于讀取內(nèi)存條的SPD數(shù)據(jù),得到內(nèi)存條的類型、電壓、容量、各種操作時(shí)序等信息,這些信息也用于內(nèi)存條的初始化配置;內(nèi)存控制器邏輯模塊主要完成DDR2和DDR3內(nèi)存條初始化、數(shù)據(jù)讀寫、刷新等操作;內(nèi)存故障測(cè)試邏輯模塊根據(jù)測(cè)試算法完成對(duì)內(nèi)存條故障的測(cè)試和定位,測(cè)試結(jié)果由USB接口傳輸邏輯模塊傳輸給上位機(jī)。經(jīng)過對(duì)整個(gè)模塊的調(diào)試驗(yàn)證,本設(shè)計(jì)的內(nèi)存測(cè)試模塊能夠?qū)崿F(xiàn)對(duì)DDR2及DDR3 SDRAM內(nèi)存條的故障測(cè)試和定位,滿足設(shè)計(jì)指標(biāo)要求,達(dá)到了預(yù)期的目標(biāo)。
【關(guān)鍵詞】：DDR2 SDRAM DDR3 SDRAM 內(nèi)存控制器 內(nèi)存測(cè)試算法
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 緒論11-18
• 1.1 課題背景來源與研究意義11-12
• 1.2 國(guó)內(nèi)外發(fā)展現(xiàn)狀及趨勢(shì)12-16
• 1.2.1 SDRAM發(fā)展趨勢(shì)12-13
• 1.2.2 內(nèi)存控制器的發(fā)展趨勢(shì)13-14
• 1.2.3 內(nèi)存測(cè)試方法的發(fā)展趨勢(shì)14-16
• 1.3 本論文研究目標(biāo)及主要貢獻(xiàn)16-17
• 1.4 本論文的結(jié)構(gòu)安排17-18
• 第二章 內(nèi)存測(cè)試模塊總體方案設(shè)計(jì)與分析18-51
• 2.1 設(shè)計(jì)需求與指標(biāo)分析18
• 2.2 系統(tǒng)總體方案設(shè)計(jì)18-21
• 2.2.1 系統(tǒng)設(shè)計(jì)思想18-19
• 2.2.2 系統(tǒng)設(shè)計(jì)總方案19-21
• 2.3 SPD數(shù)據(jù)讀取模塊方案設(shè)計(jì)21-23
• 2.3.1 SPD簡(jiǎn)介21-22
• 2.3.2 I~2C總線及協(xié)議實(shí)現(xiàn)22-23
• 2.4 內(nèi)存控制器方案設(shè)計(jì)23-36
• 2.4.1 DDR2 SDRAM及DDR3 SDRAM內(nèi)存原理介紹23-33
• 2.4.2 內(nèi)存控制器設(shè)計(jì)33-36
• 2.5 內(nèi)存測(cè)試算法方案設(shè)計(jì)36-49
• 2.5.1 內(nèi)存故障模型36-43
• 2.5.2 內(nèi)存測(cè)試算法的評(píng)價(jià)指標(biāo)分析43-44
• 2.5.3 常用內(nèi)存算法介紹44-46
• 2.5.4 內(nèi)存測(cè)試算法改進(jìn)設(shè)計(jì)46-49
• 2.6 USB接口方案設(shè)計(jì)49-50
• 2.6.1 USB接口介紹49
• 2.6.2 USB接口方案設(shè)計(jì)49-50
• 2.7 本章小結(jié)50-51
• 第三章 內(nèi)存測(cè)試模塊硬件電路設(shè)計(jì)51-62
• 3.1 FPGA選型51-53
• 3.2 DDR2 SDRAM及DDR3 SDRAM電路設(shè)計(jì)53-58
• 3.2.1 內(nèi)存接口信號(hào)介紹53-54
• 3.2.2 DDR2及DDR3 SDRAM電路設(shè)計(jì)54-58
• 3.3 USB總線接口電路設(shè)計(jì)58-59
• 3.3.1 USB總線硬件結(jié)構(gòu)58
• 3.3.2 USB總線接口電路設(shè)計(jì)58-59
• 3.4 PCB電路板繪制59-61
• 3.5 本章小結(jié)61-62
• 第四章 內(nèi)存測(cè)試模塊邏輯設(shè)計(jì)62-86
• 4.1 數(shù)字邏輯總體設(shè)計(jì)方案62-63
• 4.2 SPD數(shù)據(jù)讀取邏輯設(shè)計(jì)63-66
• 4.3 內(nèi)存控制器邏輯設(shè)計(jì)66-77
• 4.3.1 控制模塊邏輯設(shè)計(jì)67-72
• 4.3.2 刷新模塊邏輯設(shè)計(jì)72-73
• 4.3.3 數(shù)據(jù)通道模塊邏輯設(shè)計(jì)73-75
• 4.3.4 數(shù)據(jù)輸入輸出選擇模塊邏輯設(shè)計(jì)75-76
• 4.3.5 時(shí)鐘產(chǎn)生模塊邏輯設(shè)計(jì)76-77
• 4.4 內(nèi)存故障檢測(cè)邏輯實(shí)現(xiàn)77-84
• 4.4.1 外部數(shù)據(jù)總線故障測(cè)試邏輯設(shè)計(jì)78-79
• 4.4.2 內(nèi)部存儲(chǔ)單元故障測(cè)試邏輯設(shè)計(jì)79-80
• 4.4.3 故障測(cè)試整體邏輯實(shí)現(xiàn)80-84
• 4.5 USB接口傳輸模塊邏輯設(shè)計(jì)84-85
• 4.6 本章小結(jié)85-86
• 第五章 調(diào)試與驗(yàn)證86-97
• 5.1 試驗(yàn)平臺(tái)搭建86-88
• 5.2 模塊硬件調(diào)試88-92
• 5.2.1 SPD數(shù)據(jù)讀取模塊調(diào)試88-89
• 5.2.2 內(nèi)存控制器調(diào)試89-91
• 5.2.3 內(nèi)存故障測(cè)試模塊整體調(diào)試91-92
• 5.3 內(nèi)存故障測(cè)試模塊驗(yàn)證92-95
• 5.4 調(diào)試驗(yàn)證過程中出現(xiàn)的問題和處理方法95-96
• 5.5 本章小結(jié)96-97
• 第六章 總結(jié)與展望97-98
• 致謝98-99
• 參考文獻(xiàn)99-101
• 附錄101-102
• 攻讀碩士學(xué)位期間取得的成果102-103

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