本文關(guān)鍵詞：IEEE1394串行總線物理鏈路層接口的設(shè)計與驗證

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【摘要】：從計算機的誕生開始,計算機的總線技術(shù)便開始經(jīng)歷一個相對漫長的發(fā)展過程。早期階段,串行總線方式由于其在速度方面的劣勢一直不被人們認可。而IEEE1394技術(shù)自產(chǎn)生以來,以其較低的延遲、點對點的傳輸方式以及對等時數(shù)據(jù)傳輸模式的支持等優(yōu)勢,引起了人們的注意。之后,IEEE1394串行總線標準經(jīng)過不斷地改進和完善,同時具備了傳輸速度快以及帶寬穩(wěn)定的優(yōu)良性能,從最初僅僅在多媒體領(lǐng)域的應(yīng)用,作為與視頻傳輸設(shè)備進行互連的一個重要接口技術(shù),到現(xiàn)如今已能夠應(yīng)用在對總線的實時性與可靠性要求較高的航電系統(tǒng)中,并開始更加廣泛的應(yīng)用于數(shù)字媒體設(shè)備以及網(wǎng)絡(luò)互連中。本文研究的物理層(PHY)與鏈路層(Link)接口模塊部分是IEEE1394物理層的組成部分,它提供了一個供物理層控制邏輯與鏈路層控制邏輯進行相互訪問以及數(shù)據(jù)交互的接口。此模塊主要負責(zé)解碼來自鏈路層的串行請求,同步來自鏈路層數(shù)據(jù)包中的數(shù)據(jù)并處理其格式,處理并傳輸物理層接收到的數(shù)據(jù)包到鏈路層,以及對接口復(fù)位、禁止、初始化以及LinkOn等實時狀態(tài)的描述指示。根據(jù)外部輸入的不同,鏈路層有不同的工作模式,因此接口的工作模式也分為了Alpha模式和Beta模式兩種。兩種工作模式的基本功能大致相同,只有在接口工作時鐘、狀態(tài)傳輸模式、發(fā)送速度模式以及級聯(lián)方式等方面有細微的差別。本文對兩種模式下的PHY-Link接口模塊的工作特性分別進行了分析和研究。本論文基于對IEEE1394b-2002串行總線協(xié)議標準的理解和分析,首先對IEEE1394的協(xié)議結(jié)構(gòu)以及基本特征進行簡要的闡述,并且詳細介紹了IEEE1394物理層結(jié)構(gòu)中的各個模塊功能以及相互之間的聯(lián)系。接著著重對PHY-Link接口模塊的工作原理進行了解析,提出接口模塊的設(shè)計劃分以及設(shè)計方案,完成了IEEE1394的PHY-Link接口模塊IP核的設(shè)計,使之不僅實現(xiàn)了傳統(tǒng)1394設(shè)計中PHY-Link接口的基本功能,同時在傳輸?shù)奶厥馇闆r以及接口狀態(tài)的變化上進行了恰當(dāng)?shù)奶幚?提高了傳輸?shù)姆�(wěn)定性和準確性。隨后,根據(jù)PHY-Link接口的功能以及驗證規(guī)范,搭建了虛擬驗證平臺,通過NC-Verilog的仿真驗證工具對設(shè)計的接口模塊IP核的功能點進行仿真驗證。之后,又對所設(shè)計的IP核的數(shù)字部分進行了FPGA原型驗證,為此專門設(shè)計了一個可以應(yīng)用于FPGA平臺上的鏈路層模型,在其基礎(chǔ)上對PHY-Link接口的功能進行基于FPGA平臺的仿真驗證,最后通過主機分析測試來觀察結(jié)果是否滿足要求。從虛擬平臺以及FPGA平臺的仿真結(jié)果來看,本課題設(shè)計的PHY-Link接口的IP核在功能以及時序方面能夠滿足IEEE1394協(xié)議中關(guān)于接口部分的要求,在鏈路層與物理層之間的數(shù)據(jù)傳輸方面以及接口狀態(tài)方面完全符合設(shè)計要求,可以看出PHY-Link接口的設(shè)計達到了預(yù)期的目的。
【關(guān)鍵詞】：IEEE1394 PHY-Link接口 FPGA
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP334.7
【目錄】：

• 摘要5-7
• ABSTRACT7-12
• 縮略語對照表12-16
• 第一章 緒論16-20
• 1.1 課題研究的技術(shù)背景和現(xiàn)狀16
• 1.2 國內(nèi)外研究現(xiàn)狀以及發(fā)展狀況16-17
• 1.3 IEEE1394與其他總線的異同17-18
• 1.3.1 串行總線與并行總線的區(qū)別17
• 1.3.2 IEEE1394與USB的區(qū)別17-18
• 1.4 課題研究目的以及主要工作18
• 1.5 文章的結(jié)構(gòu)安排18-19
• 1.6 本文的關(guān)鍵術(shù)語說明19
• 1.7 本章小結(jié)19-20
• 第二章 IEEE1394協(xié)議概述20-32
• 2.1 協(xié)議的拓撲結(jié)構(gòu)20
• 2.1.1 背板環(huán)境20
• 2.1.2 線纜環(huán)境20
• 2.2 IEEE1394數(shù)據(jù)傳輸類型20-22
• 2.2.1 異步傳輸21
• 2.2.2 等時傳輸21-22
• 2.3 IEEE1394協(xié)議結(jié)構(gòu)22-25
• 2.3.1 事務(wù)層23
• 2.3.2 鏈路層23-24
• 2.3.3 物理層24
• 2.3.4 總線管理24-25
• 2.4 物理層的結(jié)構(gòu)25-30
• 2.4.1 仲裁26-27
• 2.4.2 PHY寄存器27
• 2.4.3 端口27-28
• 2.4.4 PHY-Link接28
• 2.4.5 PHY包產(chǎn)生與解碼28-29
• 2.4.6 節(jié)點狀態(tài)監(jiān)控器29-30
• 2.4.7 Serdes30
• 2.5 本章小結(jié)30-32
• 第三章 PHY-Link接口的設(shè)計與功能32-60
• 3.1 PHY-Link接口信號描述32-33
• 3.2 PHY-Link接口的兩種工作模式33-34
• 3.2.1 PHY向Link提供PCLK時鐘的不同33
• 3.2.2 包傳輸速度控制的不同33
• 3.2.3 狀態(tài)傳輸?shù)牟煌?/span>33-34
• 3.2.4 包尾發(fā)送級聯(lián)包方式的不同34
• 3.3 PHY-Link接口的內(nèi)部模塊設(shè)計34-44
• 3.3.1 接口驅(qū)動器35-36
• 3.3.2 接口 FIFO36-38
• 3.3.3 Link接口控制器38-44
• 3.4 PHY-Link接口的功能44-59
• 3.4.1 PHY-Link接口的復(fù)位、禁止和初始化44-47
• 3.4.2 鏈路層控制芯片請求操作47-50
• 3.4.3 雙向控制總線50-52
• 3.4.4 來自PHY的狀態(tài)傳輸52-54
• 3.4.5 數(shù)據(jù)包的發(fā)送功能描述54-58
• 3.4.6 數(shù)據(jù)包的接收功能描述58-59
• 3.5 本章小結(jié)59-60
• 第四章 PHY-Link接口模塊驗證60-82
• 4.1 PHY-Link接口虛擬平臺的IP級驗證60-69
• 4.1.1 功能驗證的必要性60
• 4.1.2 驗證流程60-61
• 4.1.3 驗證環(huán)境61
• 4.1.4 驗證平臺的搭建61-63
• 4.1.5 PHY-Link接口測試63-69
• 4.2 PHY-Link接口基于FPGA邏輯驗證69-81
• 4.2.1 驗證環(huán)境70
• 4.2.2 驗證平臺的搭建70-76
• 4.2.3 基于FPGA的接口基本功能測試76-81
• 4.3 本章小結(jié)81-82
• 第五章 總結(jié)與展望82-84
• 參考文獻84-86
• 致謝86-88
• 作者簡介88-89
• 1.基本情況88
• 2.教育背景88-89

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本文編號：1050053