本文關(guān)鍵詞：基于FPGA的SATA協(xié)議分析及收發(fā)控制器設(shè)計

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【摘要】：SATA(Serial ATA)是一種高速的串行總線，數(shù)據(jù)的傳輸是用點對點的方法。SATA作為新一代的硬盤接口有著支持熱插拔、糾錯能力強、傳輸速度高等特點。第一代SATA傳輸速度150MB/s，第二代SATA傳輸速度300MB/s。目前最新的標準是SATA3.0，支持最大600MB/s的傳輸速度，傳輸性能得到了大幅提高。相比于PATA接口，SATA接口采用一對差分線進行數(shù)據(jù)的傳輸與接收，因此有效地解決了串行傳輸中干擾的問題。目前SATA總線獲得業(yè)界廣泛青睞，應(yīng)用非常廣泛。 本文首先介紹了SATA接口相關(guān)技術(shù)，，然后介紹并且研究了串行通信時鐘恢復(fù)技術(shù)。其次分析了SATA協(xié)議中物理層、鏈路層、傳輸層和應(yīng)用層。并對協(xié)議中每一層的功能、工作模式以及傳輸數(shù)據(jù)情況進行了論述。 最后，采用Altera公司FPGA同時結(jié)合SATA協(xié)議分析設(shè)計SATA傳輸方案，并用Stratix IV GX系列FPGA集成的高速收發(fā)器實現(xiàn)了數(shù)據(jù)的串并轉(zhuǎn)換和高速收發(fā)等功能。本設(shè)計采用VerilogHDL語言進行描述，并使用ModelSim軟件進行仿真。完成了CRC并行編碼器、擾碼器的設(shè)計，并完成相關(guān)仿真以及結(jié)果的驗證。SATA協(xié)議中的基本讀寫功能用本設(shè)計的收發(fā)器都能夠?qū)崿F(xiàn)。
【關(guān)鍵詞】：串行ATA 現(xiàn)場可編程門陣列 Verilog HDL 循環(huán)冗余校驗碼
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP334.7
【目錄】：

• 摘要3-4
• Abstract4-7
• 第一章 緒論7-9
• 1.1 課題研究背景和意義7-8
• 1.2 國內(nèi)外研究現(xiàn)狀8
• 1.3 論文組織安排8-9
• 第二章 SATA 接口及時鐘恢復(fù)9-27
• 2.1 ATA 技術(shù)及發(fā)展9-10
• 2.2 SATA 接口10-12
• 2.3 端口倍增器與端口選擇器12-13
• 2.4 FPGA 開發(fā)設(shè)計13-18
• 2.4.1 FPGA 概述13-14
• 2.4.2 FPGA 開發(fā)設(shè)計硬件14-17
• 2.4.3 FPGA 開發(fā)設(shè)計流程17-18
• 2.5 串行通信中的時鐘恢復(fù)18-25
• 2.5.1 串行通信概述18-19
• 2.5.2 串行傳輸信號特性19-21
• 2.5.3 時鐘數(shù)據(jù)恢復(fù)21-22
• 2.5.4 時鐘恢復(fù)電路系統(tǒng)結(jié)構(gòu)22-23
• 2.5.5 時鐘數(shù)據(jù)恢復(fù)電路模塊23-25
• 2.6 本章小結(jié)25-27
• 第三章 SATA 協(xié)議分析27-45
• 3.1 SATA 協(xié)議概述27
• 3.2 SATA 協(xié)議物理層27-33
• 3.2.1 SATA 物理層功能27-28
• 3.2.2 SATA 物理層結(jié)構(gòu)28-30
• 3.2.3 OOB 信號30-32
• 3.2.4 主機初始化狀態(tài)機32-33
• 3.3 SATA 協(xié)議鏈路層33-38
• 3.3.1 8B/10B 編碼34-36
• 3.3.2 幀36
• 3.3.3 Primitive 原語36-37
• 3.3.4 CRC 校驗與擾碼器37-38
• 3.4 SATA 協(xié)議傳輸層38-43
• 3.4.1 幀信息結(jié)構(gòu)(FIS)39-41
• 3.4.2 傳輸層狀態(tài)機41-43
• 3.5 SATA 協(xié)議應(yīng)用層43-44
• 3.6 本章小結(jié)44-45
• 第四章 基于 FPGA 的收發(fā)控制器設(shè)計45-59
• 4.1 設(shè)計方法與芯片選擇45-48
• 4.1.1 設(shè)計與仿真軟件45-46
• 4.1.2 設(shè)計語言46
• 4.1.3 設(shè)計方法46-47
• 4.1.4 開發(fā)芯片47-48
• 4.2 收發(fā)器設(shè)計48-56
• 4.2.1 高速收發(fā)器48-50
• 4.2.2 8B/10B 編碼器實現(xiàn)50-52
• 4.2.3 CRC 校驗?zāi)K實現(xiàn)52-53
• 4.2.4 擾碼器模塊實現(xiàn)53
• 4.2.5 字對齊模塊設(shè)計53-56
• 4.3 收發(fā)器測試56-59
• 總結(jié)與展望59-61
• 致謝61-63
• 參考文獻63-67
• 附錄67-68

【參考文獻】

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本文編號：1040315