在戰(zhàn)斗部破片速度測(cè)試及引信速度裝定中,時(shí)間間隔測(cè)量的準(zhǔn)確性對(duì)速度測(cè)試和引信裝定的結(jié)果有很大的影響,測(cè)試和裝定結(jié)果的準(zhǔn)確可靠依賴(lài)于高精度的測(cè)時(shí)設(shè)備。本文在對(duì)當(dāng)前測(cè)時(shí)方法的研究和測(cè)時(shí)儀現(xiàn)狀調(diào)研的基礎(chǔ)上,提出了采用快速進(jìn)位鏈提高測(cè)時(shí)精度的方法,并針對(duì)目前時(shí)間校準(zhǔn)存在的問(wèn)題提出了一種基于碼密度法的延時(shí)時(shí)間校準(zhǔn)方法。通過(guò)在所選用的大容量FPGA上設(shè)計(jì)的捕捉模塊,粗測(cè)時(shí)模塊、細(xì)測(cè)時(shí)模塊、編碼器模塊等功能模塊,實(shí)現(xiàn)了基于FPGA進(jìn)位鏈的測(cè)試方法和校準(zhǔn)方法。為了提高測(cè)時(shí)儀的測(cè)時(shí)效率,經(jīng)過(guò)詳細(xì)分析脈沖計(jì)數(shù)法和進(jìn)位鏈延時(shí)線(xiàn)測(cè)時(shí)的特點(diǎn)和精度,采用了粗測(cè)時(shí)和細(xì)測(cè)時(shí)相結(jié)合的測(cè)時(shí)方法,粗測(cè)時(shí)部分使用脈沖計(jì)數(shù)法,細(xì)測(cè)時(shí)部分使用在FPGA內(nèi)構(gòu)建的進(jìn)位鏈延時(shí)線(xiàn)測(cè)時(shí)。深入研究了延時(shí)線(xiàn)校準(zhǔn)和解決大延時(shí)問(wèn)題的解決方法,結(jié)合測(cè)時(shí)儀的計(jì)數(shù)指標(biāo),將這兩種方法融入了總體方案的設(shè)計(jì)中。為了高速可靠地完成對(duì)測(cè)時(shí)儀的數(shù)據(jù)處理和控制,同時(shí)充分地利用片內(nèi)資源,在FPGA內(nèi)定制了Nios Ⅱ處理器,并針對(duì)Nios Ⅱ處理器編寫(xiě)了軟件程序。測(cè)時(shí)儀研制完成后,對(duì)獲取到的校準(zhǔn)數(shù)據(jù)進(jìn)行分析,得到了延時(shí)單元的準(zhǔn)確延時(shí)時(shí)間和延時(shí)線(xiàn)的非線(xiàn)性指標(biāo)。利用片內(nèi)鎖相... 

【文章來(lái)源】：南京理工大學(xué)江蘇省211工程院校

【文章頁(yè)數(shù)】：67 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
Abstract
目錄
1 緒論
    1.1 研究目的和意義
    1.2 時(shí)間間隔測(cè)量方法
    1.3 國(guó)內(nèi)外研究現(xiàn)狀
    1.4 本文主要工作
2 基于進(jìn)位鏈的時(shí)間數(shù)字轉(zhuǎn)換方法研究
    2.1 概述
    2.2 脈沖計(jì)數(shù)法原理與實(shí)現(xiàn)
        2.2.1 脈沖計(jì)數(shù)法原理及誤差分析
        2.2.2 計(jì)數(shù)器的選擇
    2.3 進(jìn)位鏈測(cè)時(shí)原理與誤差分析
        2.3.1 進(jìn)位鏈測(cè)時(shí)原理
        2.3.2 進(jìn)位鏈測(cè)時(shí)精度分析
    2.4 進(jìn)位鏈延時(shí)單元特性分析
    2.5 基于碼密度法的延時(shí)時(shí)間校準(zhǔn)方法研究
        2.5.1 碼密度法基本原理
        2.5.2 校準(zhǔn)到中間位置
        2.5.3 校準(zhǔn)樣本數(shù)量的確定
    2.6 大延時(shí)分割方法研究
    2.7 本章小結(jié)
3 系統(tǒng)總體方案設(shè)計(jì)
    3.1 系統(tǒng)要求分析及設(shè)計(jì)原則
    3.2 測(cè)時(shí)儀總體方案
        3.2.1 FPGA選型
        3.2.2 測(cè)時(shí)儀工作原理
    3.3 本章小結(jié)
4 測(cè)時(shí)儀硬件和軟件設(shè)計(jì)
    4.1 概述
    4.2 主要外圍電路設(shè)計(jì)
        4.2.1 配置電路設(shè)計(jì)
        4.2.2 晶振電路設(shè)計(jì)
        4.2.3 電源電路設(shè)計(jì)
        4.2.4 SDRAM接口設(shè)計(jì)
        4.2.5 PCB電路中的抗干擾設(shè)計(jì)
    4.3 FPGA內(nèi)部邏輯電路設(shè)計(jì)
        4.3.1 信號(hào)捕捉模塊設(shè)計(jì)
        4.3.2 鎖相環(huán)模塊配置
        4.3.3 粗測(cè)時(shí)模塊設(shè)計(jì)
        4.3.4 進(jìn)位鏈延時(shí)線(xiàn)設(shè)計(jì)
        4.3.5 編碼器模塊設(shè)計(jì)
    4.4 NiosⅡ軟核系統(tǒng)設(shè)計(jì)
        4.4.1 NiosⅡ處理器系統(tǒng)構(gòu)建
    4.5 測(cè)時(shí)儀軟件設(shè)計(jì)
        4.5.1 主程序流程圖
        4.5.2 校準(zhǔn)子程序設(shè)計(jì)
        4.5.3 測(cè)量程序設(shè)計(jì)
        4.5.4 液晶顯示控制
        4.5.5 串口通信子程序
    4.6 本章小結(jié)
5 測(cè)時(shí)儀性能測(cè)試與分析
    5.1 測(cè)時(shí)誤差分析
    5.2 延時(shí)線(xiàn)非線(xiàn)性測(cè)試
    5.3 測(cè)時(shí)平臺(tái)設(shè)計(jì)
    5.4 測(cè)試結(jié)果
    5.5 本章小結(jié)
6 全文總結(jié)與展望
    6.1 全文總結(jié)
    6.2 展望
致謝
參考文獻(xiàn)
附錄


【參考文獻(xiàn)】：
期刊論文
[1]High-resolution short time interval measurement system implemented in a single FPGA chip[J]. WANG Hai, ZHANG Min & LIU Jie Department of Measurement and Control, Xidian University, Xi’an 710071, China.  Chinese Science Bulletin. 2011(12)
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[6]基于FPGA的精密時(shí)間間隔測(cè)量?jī)x設(shè)計(jì)[J]. 葉超,馮莉,歐陽(yáng)艷晶.  信息與電子工程. 2009(02)
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[9]電子時(shí)間引信在小口徑彈藥中應(yīng)用的關(guān)鍵技術(shù)[J]. 王康誼,黃江,李世中.  四川兵工學(xué)報(bào). 2008(02)
[10]導(dǎo)彈飛行試驗(yàn)破片速度測(cè)定方法及其誤差修正模型研究[J]. 傅常海,黃柯棣,張鳳林,譚鋒.  國(guó)防科技大學(xué)學(xué)報(bào). 2008(02)

碩士論文
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[2]基于FPGA高分辨率短時(shí)間間隔測(cè)量的研究與實(shí)現(xiàn)[D]. 周增建.西安電子科技大學(xué) 2010
[3]高速時(shí)間—數(shù)字轉(zhuǎn)換器設(shè)計(jì)與實(shí)現(xiàn)[D]. 李玉忠.國(guó)防科學(xué)技術(shù)大學(xué) 2008
[4]基于單片機(jī)和FPGA的高精度智能測(cè)時(shí)儀的設(shè)計(jì)[D]. 楊明元.西安電子科技大學(xué) 2008
[5]基于FPGA軟核處理器NIOSII的高精度時(shí)間間隔測(cè)量?jī)x[D]. 張家瑋.天津工業(yè)大學(xué) 2008
[6]基于數(shù)字移相時(shí)鐘的新型測(cè)頻`方法研究與實(shí)現(xiàn)[D]. 夏文鶴.電子科技大學(xué) 2007
[7]電子時(shí)間引信系統(tǒng)研究[D]. 陳雷.南京理工大學(xué) 2005



本文編號(hào)：3642346