針對(duì)頻率高、速度快、有限空間等惡劣環(huán)境,目前還不能精確測(cè)得引信系統(tǒng)輸出高頻脈沖編碼信號(hào)的問題,提出了一種基于高速數(shù)據(jù)采集存儲(chǔ)技術(shù)的高頻脈沖編碼信號(hào)采集存儲(chǔ)測(cè)試裝置。該裝置通過阻抗匹配設(shè)計(jì)解決了消頂現(xiàn)象,對(duì)高速ADC綜合選型,提高了采樣精度,并且解決了時(shí)鐘抖動(dòng)引起的低信噪比問題。以FPGA作為主控制器,采用FPGA+SSRAM+Flash架構(gòu),將采到的數(shù)據(jù)緩存到SSRAM中,采集完成后再轉(zhuǎn)存入Flash避免了存儲(chǔ)過程中丟點(diǎn)情況。考慮到電磁干擾,對(duì)匹配網(wǎng)絡(luò)進(jìn)行了仿真。仿真試驗(yàn)結(jié)果表明,測(cè)試裝置采樣速度可達(dá)500 MHz,采樣精度為12 bit,且能穩(wěn)定采集,信號(hào)完整性良好,滿足測(cè)試裝置對(duì)脈沖信號(hào)的采集存儲(chǔ)要求,具有一定的使用價(jià)值。 

【文章來源】：探測(cè)與控制學(xué)報(bào). 2020,42(02)北大核心CSCD

【文章頁數(shù)】：6 頁

【文章目錄】：
0 引言
1 高速數(shù)據(jù)采集技術(shù)
2 基于高速數(shù)據(jù)采集存儲(chǔ)技術(shù)的測(cè)試裝置
    2.1 測(cè)試裝置總體方案
    2.2 測(cè)試裝置硬件電路設(shè)計(jì)
        2.2.1 信號(hào)的衰減
        2.2.2 阻抗變換與優(yōu)化仿真
        2.2.3 高速ADC
        2.2.4 FPGA主控電路設(shè)計(jì)
        2.2.5 存儲(chǔ)器選型及時(shí)序仿真
3 實(shí)測(cè)采集數(shù)據(jù)結(jié)果分析
4 結(jié)論


【參考文獻(xiàn)】：
期刊論文
[1]示波器探頭的使用及測(cè)量結(jié)果誤差分析[J]. 沈春陽.  現(xiàn)代工業(yè)經(jīng)濟(jì)和信息化. 2018(14)
[2]基于FPGA和NAND Flash的便攜式信號(hào)采集系統(tǒng)設(shè)計(jì)[J]. 周浩,王浩全,任時(shí)磊.  電子技術(shù)應(yīng)用. 2018(09)
[3]高頻編碼信號(hào)采集與存儲(chǔ)系統(tǒng)研究[J]. 李宇超,謝銳.  電子器件. 2016(06)
[4]基于三軸加速度傳感器的彈載存儲(chǔ)測(cè)試裝置[J]. 張亮,張振海,李科杰,李治清.  探測(cè)與控制學(xué)報(bào). 2016(02)
[5]基于FPGA的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)設(shè)計(jì)[J]. 任勇峰,張凱華,程海亮.  電子器件. 2015(01)

碩士論文
[1]高速ADC測(cè)試平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)[D]. 陳顏積.東南大學(xué) 2016
[2]基于FPGA的數(shù)據(jù)高速采集系統(tǒng)設(shè)計(jì)[D]. 趙華影.浙江理工大學(xué) 2015



本文編號(hào)：3191624