【摘要】：彈上引信系統(tǒng)是否能夠可靠穩(wěn)定工作決定著武器效能能否充分發(fā)揮,因此,在應用環(huán)境下驗證引信輸出信號質(zhì)量是否符合系統(tǒng)設計要求就變得非常必要。根據(jù)某所需求要設計一種對某引信輸出的高頻脈沖編碼信號采集存儲裝置(采樣速度≥500MHz、分辨率不低于8bit、輸入阻抗≥1MΩ、輸入電容≤8pF等)。根據(jù)指標要求以及在繼承先前研究的基礎上,本文優(yōu)化設計了一種以FPGA為主控,SSRAM和Flash為存儲介質(zhì)的采樣頻率達500MHz的彈上高頻脈沖記錄儀。先前研究設計的記錄儀存在發(fā)熱、ADC適配不足、阻抗不匹配等問題或不足。本文針對存在的問題,以傳輸線理論和信噪比為基礎,在充分考慮電路中傳輸線效應和電阻電容的分布參數(shù)對的電路影響下,重點對頻率補償分壓器電路、ADC的前后端匹配、數(shù)字電源的耦合電容等電路作了詳細的設計和優(yōu)化。以噪聲和信噪比為考量參數(shù),在阻抗變換、ADC前端匹配、采樣時鐘、模擬電源等電路的設計和優(yōu)化過程中作了噪聲和信噪比的相關分析。以傳輸線的分布參數(shù)為基礎對記錄儀硬件電路PCB進行仿真設計。利用軟件Polar SI9000對PCB層疊結(jié)構(gòu)和阻抗控制作了詳細的設計。以高速電路PCB設計常用的約束驅(qū)動原則,借助EDA軟件Cadence分別進行了PCB層疊結(jié)構(gòu)設計、LVDS信號線和關鍵單端微帶線信號完整性仿真分析和PCB布局布線。記錄儀的邏輯設計部分對存儲器進行了邏輯功能仿真。性能測試結(jié)果表明記錄儀得到了優(yōu)化改進,實現(xiàn)了采樣速度500MHz、分辨率12bit、輸入阻抗1MΩ、輸入電容5p F等性能參數(shù),達到了技術指標要求。
【學位授予單位】：中北大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TJ410.3
【圖文】：

圖 2.7 cyclone III PLL 時鐘抖動）ADC 適配不足和阻抗不匹配的研究設計中并沒有專門做阻抗匹配，引信輸出編碼信號經(jīng)分壓后直運放 AD8138，測試結(jié)果出現(xiàn)消頂現(xiàn)象。分析發(fā)現(xiàn)，因分壓電路和驅(qū)

原始引信信號

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本文編號：2715051