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GPS接收機架構(gòu)設計及FPGA實現(xiàn)

發(fā)布時間:2017-07-04 11:04

  本文關(guān)鍵詞:GPS接收機架構(gòu)設計及FPGA實現(xiàn)


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【摘要】:GPS(Global Positioning System)系統(tǒng)是目前使用最廣泛的全球定位系統(tǒng),在導航,測繪,通信等領(lǐng)域有著廣泛的應用。GPS系統(tǒng)包括空間衛(wèi)星,地面監(jiān)控站和GPS接收機,本文主要對GPS接收機進行研究和設計,重點研究接收機的基帶處理部分(包括捕獲和跟蹤),并用FPGA實現(xiàn)。捕獲是對所有或部分衛(wèi)星進行多普勒頻偏和C/A碼相位的二維搜索過程。本設計采用并行碼相位空間搜索捕獲算法,為了提高捕獲的靈敏度,使用10ms相干積分和10次非相干積分,并對長時間積分帶來的碼偏移做了補償。在硬件實現(xiàn)方面,我們采用了改進型并行碼相位搜索架構(gòu),通過對接收信號頻域的平移使多普勒頻偏搜索部分并行化,大大縮短了捕獲時間,完成32顆衛(wèi)星的盲搜索時間為1.17秒,特定8顆衛(wèi)星的搜索時間為0.5秒。跟蹤是對捕獲到的衛(wèi)星進行更精確的頻偏和碼相位的同步,并保持持續(xù)的跟蹤。跟蹤模塊主要由載波環(huán)(也稱鎖相環(huán))和碼環(huán)(也稱延遲鎖定環(huán))組成,為了提高跟蹤模塊的靈敏度,本文引入了牽引和穩(wěn)定兩種跟蹤狀態(tài),牽引狀態(tài)采用1ms相干積分,50Hz載波環(huán)帶寬和8Hz碼環(huán)帶寬,具有高的動態(tài)性,可以在牽引狀態(tài)下完成捕獲的剩余頻偏和C/A碼相位差的糾正,并找到導航數(shù)據(jù)跳變的位置(位同步)。穩(wěn)定狀態(tài)采用10ms相干積分,25Hz載波環(huán)帶寬和2Hz碼環(huán)帶寬,具有很強的抗噪性能,可以用來完成后續(xù)的持續(xù)跟蹤任務。最后,我們對所設計的GPS接收機進行了實際測試,得到平均冷啟動時間為28.57秒,熱啟動時間為1.5秒,定位圓概率誤差(CEP)為6.5米,捕獲靈敏度為-143dBm,跟蹤靈敏度為-150dBm,與商用GPS芯片SIRFstar III具有一定的可比性,甚至在冷啟動時間和捕獲靈敏度上超越了SIRFstar III。
【關(guān)鍵詞】:全球定位系統(tǒng)接收機 捕獲 跟蹤 硬件架構(gòu) 現(xiàn)場可編程邏輯陣列實現(xiàn)
【學位授予單位】:電子科技大學
【學位級別】:碩士
【學位授予年份】:2016
【分類號】:P228.4
【目錄】:
  • 摘要5-6
  • ABSTRACT6-13
  • 縮略詞表13-14
  • 第一章 緒論14-17
  • 1.1 研究背景14-15
  • 1.2 國內(nèi)外研究現(xiàn)狀15-16
  • 1.3 本文結(jié)構(gòu)安排16-17
  • 第二章 GPS基本原理17-26
  • 2.1 GPS信號結(jié)構(gòu)17-20
  • 2.1.1 載波信號17
  • 2.1.2 偽隨機碼17-18
  • 2.1.3 導航數(shù)據(jù)18-20
  • 2.2 GPS接收機結(jié)構(gòu)20-25
  • 2.2.1 射頻前端20-21
  • 2.2.2 基帶處理21-22
  • 2.2.3 位置解算22-25
  • 2.3 本章小結(jié)25-26
  • 第三章 GPS接收機基帶算法26-46
  • 3.1 捕獲26-38
  • 3.1.1 基本捕獲方法26-28
  • 3.1.2 弱信號的捕獲28-38
  • 3.1.2.1 最大峰均比檢測算法29-35
  • 3.1.2.2 碼偏移補償35-37
  • 3.1.2.3 頻率搜索步長37-38
  • 3.2 跟蹤38-45
  • 3.2.1 基本跟蹤方法38-43
  • 3.2.1.1 載波跟蹤環(huán)39-41
  • 3.2.1.2 碼跟蹤環(huán)41-43
  • 3.2.2 弱信號的跟蹤43-45
  • 3.3 本章小結(jié)45-46
  • 第四章 GPS接收機硬件架構(gòu)設計46-65
  • 4.1 射頻前端46-47
  • 4.2 基帶處理47-63
  • 4.2.1 捕獲模塊硬件架構(gòu)47-53
  • 4.2.2 跟蹤模塊硬件架構(gòu)53-60
  • 4.2.3 頂層模塊硬件架構(gòu)60-63
  • 4.3 位置解算63-64
  • 4.4 本章小結(jié)64-65
  • 第五章 GPS接收機的實現(xiàn)和驗證65-72
  • 5.1 實現(xiàn)結(jié)果65-67
  • 5.1.1 FPGA實現(xiàn)結(jié)果65-66
  • 5.1.2 PC端軟件66-67
  • 5.2 測試與驗證67-71
  • 5.2.1 CEP測試67-69
  • 5.2.2 啟動時間測試69-70
  • 5.2.3 靈敏度測試70
  • 5.2.4 性能總結(jié)70-71
  • 5.3 本章小結(jié)71-72
  • 第六章 總結(jié)與展望72-73
  • 致謝73-74
  • 參考文獻74-76
  • 個人簡介76-77
  • 攻讀碩士期間的研究成果77-78
  • 附件78-80

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本文編號:517486

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