本文關(guān)鍵詞：12位200MSPS流水線ADC的設(shè)計(jì)與實(shí)現(xiàn)

  更多相關(guān)文章： 片上系統(tǒng) 流水線ADC 低功耗 采樣保持電路 MDAC

【摘要】：隨著數(shù)字通信技術(shù)的飛速發(fā)展以及半導(dǎo)體工藝水平的不斷提高,尤其是片上系統(tǒng)(System-on-a-chip,SOC)的快速發(fā)展,對(duì)連接模擬信號(hào)和數(shù)字信號(hào)橋梁的模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)也提出了更高的要求。在眾多結(jié)構(gòu)當(dāng)中,流水線模數(shù)轉(zhuǎn)換器因其在速度、精度、功耗以及面積之間具有較好的折中關(guān)系而成為目前研究的主流架構(gòu)。本文采用TSMC 0.18μm 1P4M CMOS工藝,研究設(shè)計(jì)了一款12位200MSPS的低功耗流水線ADC。本文首先對(duì)流水線ADC的基本原理及其架構(gòu)進(jìn)行了深入的研究,運(yùn)用MAT LAB/Simulink對(duì)流水線ADC進(jìn)行系統(tǒng)建模與仿真,確認(rèn)系統(tǒng)的可行性及穩(wěn)定性,并仿真分析了流水線ADC中幾個(gè)主要非理想因素對(duì)輸出頻譜的影響。在此基礎(chǔ)上,本文在TSMC 0.18μm 1P4M CMOS工藝下對(duì)各個(gè)電路模塊進(jìn)行設(shè)計(jì)、仿真和版圖實(shí)現(xiàn)。該ADC的關(guān)鍵模塊包括輸入緩沖器(Input Buffer)電路、采樣保持電路(SHA)、增益數(shù)模單元電路(MDAC)、比較器電路、時(shí)鐘產(chǎn)生電路、帶隙基準(zhǔn)電路和數(shù)字校正電路。整個(gè)流水線由6級(jí)子級(jí)組成,前5級(jí)為2.5bit子級(jí),第6級(jí)為2bit的并行flash ADC,并對(duì)各級(jí)輸出采用數(shù)字校正技術(shù)進(jìn)行誤差校正,以達(dá)到12位的精度。輸入緩沖器采用改進(jìn)型的源跟隨器,具有高線性度、低功耗的特點(diǎn);采樣保持電路采用電容翻轉(zhuǎn)式結(jié)構(gòu)以減少噪聲和功耗;采樣保持電路和MDAC中的放大器,均采用增益提高型,以保證有足夠大的增益和單位增益帶寬;采樣開(kāi)關(guān)采用柵壓自舉開(kāi)關(guān),減小了導(dǎo)通電阻引起的非線性誤差;比較器采用了預(yù)放大動(dòng)態(tài)鎖存比較器的結(jié)構(gòu),充分利用了放大器負(fù)指數(shù)響應(yīng)和動(dòng)態(tài)鎖存器正指數(shù)響應(yīng)的優(yōu)點(diǎn),實(shí)現(xiàn)快速比較,同時(shí)也減小了踢回噪聲。整個(gè)流水線級(jí)電容按比例縮減,有效的降低了電路功耗。電路經(jīng)MPW流片后測(cè)試結(jié)果表明,在電源電壓1.8V,采樣頻率為200MHz時(shí),輸入一個(gè)幅值為0.625V,頻率約為10MHz的正弦信號(hào),ADC輸出的SFDR、SNR、ENOB分別為83.39dB、60.00dB,9.68Bit;當(dāng)輸入信號(hào)頻率增加到約為70MHz時(shí),ADC輸出的SFDR、SNR、ENOB分別為74.93dB、58.92dB,9.47Bit,實(shí)現(xiàn)了高速高精度性能指標(biāo)。
【關(guān)鍵詞】：片上系統(tǒng) 流水線ADC 低功耗 采樣保持電路 MDAC
【學(xué)位授予單位】：華僑大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN792
【目錄】：

• 摘要3-4
• Abstract4-9
• 第1章 緒論9-14
• 1.1 選題背景以及研究意義9-11
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀11-12
• 1.3 論文的主要工作12-13
• 1.4 論文結(jié)構(gòu)安排13-14
• 第2章 流水線模數(shù)轉(zhuǎn)換器的基本介紹14-27
• 2.1 模數(shù)轉(zhuǎn)換器簡(jiǎn)介14-15
• 2.2 模數(shù)轉(zhuǎn)換器的性能參數(shù)15-20
• 2.2.1 靜態(tài)性能參數(shù)16-18
• 2.2.2 動(dòng)態(tài)性能參數(shù)18-20
• 2.3 流水線ADC的結(jié)構(gòu)和工作原理20-22
• 2.4 數(shù)字校正技術(shù)22-23
• 2.5 高速高精度流水線ADC的架構(gòu)設(shè)計(jì)23-27
• 2.5.1 ADC規(guī)格需求及基本參數(shù)23-24
• 2.5.2 ADC的系統(tǒng)架構(gòu)設(shè)計(jì)24-25
• 2.5.3 核心ADC分辨率的選擇25-27
• 第3章 流水線ADC誤差分析及行為模型建模27-45
• 3.1 流水線ADC的主要誤差源分析27-36
• 3.1.1 噪聲27-30
• 3.1.2 開(kāi)關(guān)的非線性30-31
• 3.1.3 時(shí)鐘抖動(dòng)31-32
• 3.1.4 電容失配誤差32-34
• 3.1.5 運(yùn)放誤差34-36
• 3.1.6 比較器誤差36
• 3.2 流水線ADC低功耗技術(shù)36-39
• 3.2.1 無(wú)采樣保持電路36-37
• 3.2.2 運(yùn)放共享技術(shù)37-39
• 3.2.3 電容按比例縮減技術(shù)39
• 3.3 流水線ADC的simulink建模39-45
• 3.3.1 流水線ADC各功能模塊的建模39-42
• 3.3.2 流水線ADC模型的性能仿真分析42-45
• 第4章 流水線ADC單元電路的分析與設(shè)計(jì)45-84
• 4.1 采樣保持電路的設(shè)計(jì)45-63
• 4.1.1 概述45
• 4.1.2 采樣保持電路結(jié)構(gòu)的分析及選擇45-50
• 4.1.3 柵自舉開(kāi)關(guān)50-52
• 4.1.4 跨導(dǎo)運(yùn)算放大器的設(shè)計(jì)52-61
• 4.1.5 采樣保持電路的整體仿真61-63
• 4.2 2.5 bit流水級(jí)的設(shè)計(jì)63-72
• 4.2.1 2.5 bit流水級(jí)的整體架構(gòu)63-65
• 4.2.2 Sub-ADC的設(shè)計(jì)65-69
• 4.2.3 Sub-DAC的設(shè)計(jì)69
• 4.2.4 2.5 bit流水級(jí)的仿真與分析69-72
• 4.3 數(shù)字校正電路72-75
• 4.3.1 延時(shí)對(duì)準(zhǔn)電路72-73
• 4.3.2 數(shù)字校正運(yùn)算電路73-75
• 4.4 輸入緩沖器的設(shè)計(jì)75-79
• 4.5 時(shí)鐘電路的設(shè)計(jì)79-80
• 4.6 帶隙基準(zhǔn)電路的設(shè)計(jì)80-84
• 4.6.1 帶隙基準(zhǔn)電路的基本原理80-82
• 4.6.2 帶隙基準(zhǔn)電路的設(shè)計(jì)與仿真82-84
• 第5章 版圖設(shè)計(jì)84-89
• 5.1 高速高精度電路的版圖設(shè)計(jì)規(guī)則84-85
• 5.2 流水線ADC電路中關(guān)鍵模塊的版圖設(shè)計(jì)85-89
• 第6章 流水線ADC的整體仿真及芯片測(cè)試89-95
• 6.1 流水線ADC整體電路的仿真89-90
• 6.2 芯片的測(cè)試90-95
• 6.2.1 測(cè)試方案及測(cè)試環(huán)境90-92
• 6.2.2 芯片測(cè)試結(jié)果92-95
• 第7章 總結(jié)與展望95-97
• 參考文獻(xiàn)97-101
• 致謝101-102
• 個(gè)人簡(jiǎn)歷、在學(xué)期間發(fā)表的學(xué)術(shù)論文與研究成果102

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中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

1 ;流水線結(jié)構(gòu)計(jì)算機(jī)[J];微電子學(xué)與計(jì)算機(jī);1985年04期

2 戴瀾;周玉梅;胡曉宇;蔣見(jiàn)花;;一種流水線ADC數(shù)字校準(zhǔn)算法實(shí)現(xiàn)[J];半導(dǎo)體學(xué)報(bào);2008年05期

3 彭雋;馬洪;胡嘯;彭亮;;流水線ADC組合誤差分析與辨識(shí)模型設(shè)計(jì)[J];計(jì)算機(jī)工程與科學(xué);2011年04期

4 王嘉煒;孫佳晶;徐R，

本文編號(hào)：874125