發(fā)布時間：2017-09-02 19:27

  本文關鍵詞：高速通信用折疊內(nèi)插模數(shù)轉換器的設計

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【摘要】：隨著無線通信技術的不斷發(fā)展,高速模數(shù)轉換器(ADC)的設計與研究非常關鍵。綜合考慮集成工藝與數(shù)字信號處理技術,高速中等精度(8位左右)的ADC多采用折疊內(nèi)插結構來實現(xiàn)。折疊內(nèi)插結構由于模擬預處理電路的存在,減少了電路面積和比較器的數(shù)目,成為了高速低功耗設計的首選。本文對折疊內(nèi)插模數(shù)轉換器進行了研究,設計了一個8位3.2GSPS高速ADC。本文首先介紹了ADC的基本工作原理與性能指標,從功耗、面積、精度、速度等角度出發(fā),對折疊率、插值率、折疊放大器的數(shù)目進行了分配,最終確定了本文所需要設計的ADC系統(tǒng)結構。深入研究折疊內(nèi)插ADC各個模塊對系統(tǒng)最終性能的影響,詳細分析了構成折疊內(nèi)插ADC各個模塊的設計重點,比較了多種實現(xiàn)方法的優(yōu)缺點。在此基礎上,最終確定了本文所需要設計的ADC的電路結構。本文采用差分自舉型開關作為前級的采樣保持電路,為提高采樣保持電路的速度與精度,提出了全新的dummy管設計方法。利用低踢回噪聲比較器,去除了傳統(tǒng)結構設計中的緩沖級,大大降低了系統(tǒng)的功耗。為降低高倍折疊帶來的系統(tǒng)信噪比的惡化,本文采用級聯(lián)與并聯(lián)相混合的折疊結構。梅比斯環(huán)內(nèi)插電阻提高了電路的線性度。高位自校正編碼技術的應用大大降低了編碼電路的復雜度,提高了轉換的精度。采用65nm CMOS工藝,對折疊內(nèi)插模數(shù)轉換器進行了晶體管級設計,完成電路的版圖設計及電路后仿真。仿真結果表明本文所設計的ADC在3.2GSPS采樣速率下,輸入200MHz正弦信號,系統(tǒng)的有效位數(shù)(ENOB)為7.28位,差分非線性約為0.8LSB,積分非線性約為1.2LSB,功耗為80mW,滿足了設計要求。
【關鍵詞】：模數(shù)轉換器 折疊插值 平均網(wǎng)絡
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN792
【目錄】：

• 摘要5-6
• Abstract6-10
• 第1章 緒論10-18
• 1.1 課題背景與意義10-13
• 1.2 國內(nèi)外研究現(xiàn)狀13-14
• 1.3 研究內(nèi)容與設計指標14-16
• 1.4 論文組織16-18
• 第2章 ADC的理論基礎與特性參數(shù)18-30
• 2.1 模數(shù)轉換器工作的基本原理18-22
• 2.1.1 采樣18-20
• 2.1.2 量化20-22
• 2.1.3 編碼22
• 2.2 模數(shù)轉換器的性能指標22-24
• 2.2.1 模數(shù)轉換器的靜態(tài)指標22-23
• 2.2.2 模數(shù)轉換器的動態(tài)指標23-24
• 2.3 模數(shù)轉換器的常用結構24-29
• 2.3.1 全并行(Flash)結構24
• 2.3.2 折疊(Folding)結構24-25
• 2.3.3 流水線ADC25-26
• 2.3.4 逐次逼近型ADC26-27
• 2.3.5 時間交織型ADC27-28
• 2.3.6 ∑△型ADC28-29
• 2.4 本章小結29-30
• 第3章 8位折疊內(nèi)插ADC的組成模塊與設計要求30-58
• 3.1 ADC的整體結構30-33
• 3.1.1 級間流水線結構31-32
• 3.1.2 折疊內(nèi)插結構與采樣保持結構的結合32-33
• 3.2 高速高精度采樣保持電路的設計考慮33-41
• 3.2.1 采樣電路對時鐘質(zhì)量的要求33-35
• 3.2.2 電荷注入效應35-37
• 3.2.3 時鐘饋通效應37-38
• 3.2.4 開關噪聲的影響38-39
• 3.2.5 自舉技術的提出39-41
• 3.3 折疊電路的設計考慮41-50
• 3.3.1 折疊的基本原理與折疊電路的實現(xiàn)42-47
• 3.3.2 全差分折疊電路47-48
• 3.3.3 級聯(lián)折疊電路48-49
• 3.3.4 并聯(lián)折疊電路49-50
• 3.4 內(nèi)插技術的選擇50-51
• 3.4.1 內(nèi)插的基本原理50
• 3.4.2 電流內(nèi)插50-51
• 3.5 失調(diào)平均技術的設計考慮51-55
• 3.5.1 失調(diào)平均技術的基本原理51-52
• 3.5.2 失調(diào)平均電阻對ADC性能的影響52-54
• 3.5.3 邊界效應54-55
• 3.6 比較器的設計考慮55
• 3.7 本章小結55-58
• 第4章 8位折疊內(nèi)插ADC的電路分析與設計58-78
• 4.1 全差分高速采樣保持電路58-64
• 4.1.1 緩沖器設計58-60
• 4.1.2 采樣開關對系統(tǒng)速度與精度的限制60-61
• 4.1.3 柵壓自舉型采樣保持電路61-63
• 4.1.4 電路參數(shù)的實現(xiàn)與仿真結果63-64
• 4.2 折疊內(nèi)插電路的實現(xiàn)64-67
• 4.2.1 級聯(lián)折疊結構64-65
• 4.2.2 分布式采保電路65-66
• 4.2.3 電阻式內(nèi)插網(wǎng)絡66-67
• 4.3 低踢回噪聲高速比較器的設計67-73
• 4.3.1 比較器工作的基本原理68-70
• 4.3.2 比較器的失調(diào)電壓70
• 4.3.3 對稱的S-R鎖存器設計70-72
• 4.3.4 低踢回噪聲比較器的仿真結果72-73
• 4.4 編碼電路的設計73-76
• 4.4.1 低位ROM編碼73-74
• 4.4.2 高位校正編碼74-76
• 4.5 整體前仿真與驗證76-77
• 4.6 本章小結77-78
• 第5章 版圖級設計78-86
• 5.1 版圖設計考慮78-79
• 5.1.1 器件的匹配78-79
• 5.1.2 天線效應79
• 5.1.3 ESD的保護79
• 5.1.4 閂鎖效應79
• 5.2 單元模塊的版圖設計79-81
• 5.3 整體后仿真與驗證81-84
• 5.4 本章小結84-86
• 第6章 總結與展望86-88
• 6.1 總結86
• 6.2 展望86-88
• 參考文獻88-92
• 致謝92-94
• 攻讀碩士期間發(fā)表的論文94

【參考文獻】

中國博士學位論文全文數(shù)據(jù)庫 前2條

1 李曉娟;折疊內(nèi)插模數(shù)轉換器的高精度設計研究與實現(xiàn)[D];西安電子科技大學;2012年

2 曹寒梅;8位、500MS/s高速折疊內(nèi)插模數(shù)轉換器設計[D];西安電子科技大學;2008年

中國碩士學位論文全文數(shù)據(jù)庫 前1條

1 張正平;高速折疊內(nèi)插ADC研究[D];電子科技大學;2012年

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本文編號：780464