發(fā)布時(shí)間：2017-08-17 12:15

  本文關(guān)鍵詞：一種基于與非錐簇架構(gòu)FPGA輸入交叉互連設(shè)計(jì)優(yōu)化方法

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【摘要】：該文針對(duì)與非錐(And-Inverter Cone,AIC)簇架構(gòu)FPGA開(kāi)發(fā)中面臨的簇面積過(guò)大的瓶頸問(wèn)題,對(duì)其輸入交叉互連設(shè)計(jì)優(yōu)化進(jìn)行深入研究,在評(píng)估優(yōu)化流程層次,首次創(chuàng)新性提出裝箱網(wǎng)表統(tǒng)計(jì)法對(duì)AIC簇輸入和反饋資源占用情況進(jìn)行分析,為設(shè)計(jì)及優(yōu)化輸入交叉互連結(jié)構(gòu)提供指導(dǎo),以更高效獲得優(yōu)化參數(shù)。針對(duì)輸入交叉互連模塊,在結(jié)構(gòu)參數(shù)設(shè)計(jì)層次,首次提出將引腳輸入和輸出反饋連通率分離獨(dú)立設(shè)計(jì),并通過(guò)大量的實(shí)驗(yàn),獲得最優(yōu)連通率組合。在電路設(shè)計(jì)實(shí)現(xiàn)層次,有效利用AIC邏輯錐電路結(jié)構(gòu)特點(diǎn),首次提出雙相輸入交叉互連電路實(shí)現(xiàn)。相比于已有的AIC簇結(jié)構(gòu),通過(guò)該文提出的優(yōu)化方法所得的AIC簇自身面積可減小21.21%,面積制約問(wèn)題得到了明顯改善。在實(shí)現(xiàn)MCNC和VTR應(yīng)用電路集時(shí),與Altera公司的FPGA芯片Stratix IV(LUT架構(gòu))相比,采用具有該文所設(shè)計(jì)的輸入交叉互連結(jié)構(gòu)的AIC架構(gòu)FPGA,平均面積延時(shí)積分別減小了48.49%和26.29%;與傳統(tǒng)AIC架構(gòu)FPGA相比,平均面積延時(shí)積分別減小了28.48%和28.37%,顯著提升了FPGA的整體性能。
【作者單位】： 中國(guó)科學(xué)院電子學(xué)研究所;中國(guó)科學(xué)院大學(xué);
【關(guān)鍵詞】： 與非錐(AIC) AIC簇 裝箱網(wǎng)表統(tǒng)計(jì)法 連通率 分類(lèi)獨(dú)立設(shè)計(jì) 雙相輸入交叉互連
【基金】：國(guó)家自然科學(xué)基金(61271149)~~
【分類(lèi)號(hào)】：TN791
【正文快照】： 2(中國(guó)科學(xué)院大學(xué)北京100190)1引言FPGA(Field-Programmable Gate Arrays)自1984年誕生以來(lái),發(fā)展至今已成為數(shù)字電路系統(tǒng)的核心器件。FPGA靈活的可編程能力使得其能夠?qū)崿F(xiàn)各種邏輯功能,滿(mǎn)足不同領(lǐng)域用戶(hù)的功能需求,其開(kāi)發(fā)周期短,容易升級(jí)的特點(diǎn)更適用于技術(shù)不斷革新的市場(chǎng)應(yīng)用

【相似文獻(xiàn)】

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