本文關(guān)鍵詞：基于工藝偏差的帶隙基準(zhǔn)電壓源設(shè)計(jì)

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【摘要】：隨著CMOS工藝特征尺寸的減小,集成電路制造過(guò)程中工藝波動(dòng)導(dǎo)致實(shí)際輸出結(jié)果和目標(biāo)值有較大偏離,從而影響芯片成品率,增加重復(fù)制版成本。因此工藝偏差引起的可制造性問(wèn)題(Design For Manufacturability, DFM)已成為集成電路設(shè)計(jì)和制造的重大挑戰(zhàn)之一。本文首先探討了集成電路成品率下降的主要成因——工藝偏差中的隨機(jī)摻雜波動(dòng)(Random Dopant Fluctuation, RDF),從理論上分析了RDF引起閾值電壓和電流增益因子偏差,進(jìn)而導(dǎo)致電流失配的機(jī)理。其次在詳細(xì)研究了現(xiàn)有的失配模型理論的基礎(chǔ)上,確定適用于本文華潤(rùn)上華(CSMC) 0.5μm工藝的失配模型�；鶞�(zhǔn)電壓源作為數(shù)模混合的LED驅(qū)動(dòng)芯片的主要模塊,其性能是影響整個(gè)芯片系統(tǒng)的重要因素。本文基于對(duì)常見(jiàn)基準(zhǔn)源的工作原理和結(jié)構(gòu)的比較分析,提出適用于LED驅(qū)動(dòng)芯片且兼容于標(biāo)準(zhǔn)CMOS工藝的電路拓?fù)?并引入相應(yīng)的失配模型,分別從器件參數(shù)、電路結(jié)構(gòu)、版圖布局三方面進(jìn)行工藝偏差優(yōu)化。最后通過(guò)HSPICE仿真及芯片流片實(shí)測(cè)來(lái)驗(yàn)證此設(shè)計(jì)的有效性：基于華潤(rùn)上華(CSMC) 0.5μm工藝,HSPICE軟件仿真顯示基準(zhǔn)源輸出電壓為1.23254V,偏差小于5mV；流片測(cè)試結(jié)果表明應(yīng)用此設(shè)計(jì)的三通道LED驅(qū)動(dòng)控制芯片成品率達(dá)到96.8%,滿足輸出電流為18+0.5mA的芯片占99.6%以上。
【關(guān)鍵詞】：工藝偏差 帶隙基準(zhǔn)電壓源 失配 隨機(jī)摻雜 成品率
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN432
【目錄】：

• 致謝4-5
• 摘要5-6
• Abstract6-12
• 第一章 緒論12-17
• 1.1 研究背景12-14
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀及發(fā)展趨勢(shì)14-15
• 1.3 論文結(jié)構(gòu)安排15-17
• 第二章 成品率問(wèn)題研究17-32
• 2.1 成品率影響因素17-23
• 2.1.1 工藝偏差來(lái)源18-20
• 2.1.2 工藝偏差對(duì)電路性能影響20-23
• 2.2 已有失配模型研究23-26
• 2.2.1 平方律電流模型23-26
• 2.2.2 BSIM3\BSIM4模型26
• 2.3 隨機(jī)摻雜引起MOS失配機(jī)理26-30
• 2.3.1 RDF對(duì)閾值電壓的影響27-28
• 2.3.2 RDF對(duì)電流增益因子的影響28-29
• 2.3.3 閾值偏差與有效遷移率偏差的關(guān)系29-30
• 2.4 本章小結(jié)30-32
• 第三章 基準(zhǔn)電壓源基本原理32-46
• 3.1 基準(zhǔn)電壓源性能指標(biāo)32-34
• 3.2 基準(zhǔn)電壓源分類及工作原理34-41
• 3.2.1 掩埋齊納二極管基準(zhǔn)源34-36
• 3.2.2 帶隙基準(zhǔn)電壓源36-38
• 3.2.2.1 負(fù)溫度系數(shù)電壓(VBE)37
• 3.2.2.2 溫度系數(shù)電壓(AVBE)37-38
• 3.2.3 XFET基準(zhǔn)源38-39
• 3.2.4 雙閾值型電壓基準(zhǔn)、柵源電壓基準(zhǔn)39-41
• 3.2.5 電壓基準(zhǔn)源的比較41
• 3.3 帶隙基準(zhǔn)電壓源基本結(jié)構(gòu)41-44
• 3.2.1 Wildar帶隙基準(zhǔn)電壓源41-43
• 3.2.2 Kuijk帶隙基準(zhǔn)電壓源43-44
• 3.4 本章小結(jié)44-46
• 第四章 基于工藝偏差的核心電路設(shè)計(jì)46-60
• 4.1 設(shè)計(jì)指標(biāo)46-47
• 4.2 失配模型47-49
• 4.3 基于失配的器件設(shè)計(jì)49-50
• 4.3.1 MOS管失配49
• 4.3.2 電阻失配49
• 4.3.3 晶體管失配49-50
• 4.4 基于工藝偏差的電路結(jié)構(gòu)改進(jìn)50-56
• 4.4.1 運(yùn)算放大器偏差分析50-52
• 4.4.2 運(yùn)放失調(diào)對(duì)帶隙基準(zhǔn)電壓的影響52-54
• 4.4.3 電流源偏差影響54-56
• 4.5 版圖優(yōu)化56-58
• 4.5.1 MOS管版圖優(yōu)化56-57
• 4.5.2 電阻的版圖布局57
• 4.5.3 晶體管的版圖布局57-58
• 4.5.4 整體版圖布局58
• 4.6 本章小結(jié)58-60
• 第五章 仿真及實(shí)測(cè)結(jié)果60-65
• 5.1 HSPICE仿真60-63
• 5.1.1 仿真環(huán)境60
• 5.1.2 HSPICE仿真結(jié)果60-63
• 5.2 流片測(cè)試結(jié)果63-64
• 5.3 本章小結(jié)64-65
• 第六章 總結(jié)與展望65-67
• 6.1 工作總結(jié)65-66
• 6.2 未來(lái)工作展望66-67
• 參考文獻(xiàn)67-72
• 作者簡(jiǎn)介72

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