本文關(guān)鍵詞：基于FPGA的改進結(jié)構(gòu)的DDS設(shè)計與實現(xiàn)

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【摘要】：主要介紹了數(shù)字頻率合成器的原理和雜散來源,給出了節(jié)約存儲空間的ROM表的壓縮算法,采用相位抖動和平衡DAC方法對DDS結(jié)構(gòu)進行了改進,抑制了相位截斷誤差和減小了DAC非理想特性的影響。仿真分析了用于相位抖動的隨機序列周期性對雜散的影響,最后基于FPGA平臺實現(xiàn)了改進結(jié)構(gòu)的DDS,并對結(jié)果進行了測試。測試結(jié)果表明DDS用作跳頻器時,雜散抑制優(yōu)于40 dBc。采用此種方法設(shè)計的DDS雜散抑制度高,穩(wěn)定性好,性能優(yōu)越。
【作者單位】： 哈爾濱工業(yè)大學(xué)通信技術(shù)研究所;
【關(guān)鍵詞】： DDS 雜散抑制 相位抖動 FPGA
【基金】：國家重點基礎(chǔ)研究發(fā)展計劃(61301101) 國家自然科學(xué)基金項目(2013CB329003)
【分類號】：TN741
【正文快照】： 0引言跳頻系統(tǒng)由于抗干擾能力強被廣泛應(yīng)用,其中最重要的器件為頻率合成器,它決定了系統(tǒng)的性能。越來越多的設(shè)備都依賴于頻率合成技術(shù),所以頻率源可以稱作為許多電子系統(tǒng)的“心臟”。數(shù)字頻率合成器(DirectDigital Synthesizer,DDS)由于具有頻率分辨率高、轉(zhuǎn)換時間快、相位噪，

本文編號：533032