本文關(guān)鍵詞：高速低功耗SAR ADC的設(shè)計(jì)與實(shí)現(xiàn)

  更多相關(guān)文章： 逐次逼近 模數(shù)轉(zhuǎn)換器 高速 低功耗 子分區(qū)法

【摘要】：在科學(xué)技術(shù)快速發(fā)展的今天,人們需要處理的信息越來(lái)越多。數(shù)字信號(hào)處理方式相對(duì)于模擬信號(hào)處理方式,有著更高的可靠性以及需要更低的成本,以至于數(shù)字信號(hào)處理已成為信號(hào)處理的主流方式。然而自然界中的物理信號(hào),諸如聲音、力、溫度、光、電等信號(hào),都是模擬信號(hào)。故而若想要利用數(shù)字信號(hào)處理方式來(lái)處理這些模擬信號(hào),就需要先將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)。如此,模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換接口——模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)登上舞臺(tái),并起著關(guān)鍵性的作用。ADC的種類很多,它們的優(yōu)勢(shì)及適用的場(chǎng)合各不相同。在無(wú)線通信網(wǎng)絡(luò)及數(shù)字電視等對(duì)ADC速度、精度要求不是特別高的領(lǐng)域,逐次逼近型ADC (SAR ADC)因其面積小、功耗低等特性而占據(jù)優(yōu)勢(shì)。近年來(lái),隨著CMOS工藝的不斷精進(jìn),芯片的集成度越來(lái)越高,但同時(shí)要求的工作電壓也越來(lái)越低,這就使得模擬集成電路的設(shè)計(jì)難度不斷增加。同時(shí)對(duì)低功耗的要求,特別是對(duì)移動(dòng)設(shè)備中的芯片功耗要求,也越來(lái)越高。本文的主要研究目標(biāo)是設(shè)計(jì)一款速度、精度及功耗折中較好的ADC�；谇叭说墓ぷ�,本文改進(jìn)設(shè)計(jì)了一款10比特50MS/s采樣率,功耗為180μW的異步SAR ADC。為了提升速度,本文采用了子分區(qū)法的實(shí)現(xiàn)方式,將ADC分為粗量化器(Coarse ADC,簡(jiǎn)記為CADC)和細(xì)量化器(Fine ADC,簡(jiǎn)記為FADC)兩個(gè)部分。對(duì)于較高精度的SAR ADC來(lái)說(shuō),反饋數(shù)模轉(zhuǎn)換器(Digital-to-Analog converter, DAC)延時(shí)成為整個(gè)ADC工作速度的主要限制因素,而導(dǎo)致DAC延時(shí)大的主要原因是其最高幾位的大電容需要很長(zhǎng)的時(shí)間來(lái)充放電。通過(guò)子分區(qū)法實(shí)現(xiàn)的SAR ADC,輸出高位部分和低位部分的轉(zhuǎn)換電路相對(duì)獨(dú)立,從而可以避免傳統(tǒng)結(jié)構(gòu)中DAC大的延時(shí)對(duì)整體速度的影響。與現(xiàn)有子分區(qū)ADC不同的是,本文設(shè)計(jì)中CADC和FADC都選擇了相對(duì)于其他ADC結(jié)構(gòu)有更低功耗的SAR結(jié)構(gòu)來(lái)實(shí)現(xiàn),而沒(méi)有選用Flash結(jié)構(gòu)。對(duì)于FADC,其反饋數(shù)模轉(zhuǎn)換器(DAC)綜合了多種技術(shù),包括分段式電容陣列、單調(diào)開(kāi)關(guān)切換方式和增加冗余位等,以提升其速度和降低功耗。而對(duì)于CADC,則選用了多比較器的SAR結(jié)構(gòu)來(lái)實(shí)現(xiàn)。因?yàn)槎啾容^器結(jié)構(gòu)的SAR ADC幾乎不需要什么數(shù)字控制邏輯,從而CADC的轉(zhuǎn)換速度基本上只由比較器延時(shí)及DAC延時(shí)決定；同時(shí),數(shù)字邏輯功耗也可以大大降低。設(shè)計(jì)在TSMC 130nm CMOS工藝下完成并成功流片,測(cè)試結(jié)果表明本設(shè)計(jì)在1V電源電壓下,采樣速度可以達(dá)到50MS/s,相應(yīng)的信噪失真比(Signal to Noise and Distortion Ratio, SNDR)為51.6dB,功耗為186μW,計(jì)算得到的優(yōu)值(Figure of Merit, FoM)為12 fJ/Conv.-step。芯片核心面積為0.045 mm2。
【關(guān)鍵詞】：逐次逼近 模數(shù)轉(zhuǎn)換器 高速 低功耗 子分區(qū)法
【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN792
【目錄】：

• 摘要5-6
• ABSTRACT6-14
• 主要符號(hào)對(duì)照表14-15
• 第一章 緒論15-23
• 1.1 論文研究背景及意義15-17
• 1.2 SAR ADC的發(fā)展歷史及國(guó)內(nèi)外研究現(xiàn)狀17-20
• 1.2.1 發(fā)展歷史17
• 1.2.2 國(guó)內(nèi)外研究現(xiàn)狀17-20
• 1.3 論文主要研究?jī)?nèi)容及創(chuàng)新之處20
• 1.3.1 研究?jī)?nèi)容20
• 1.3.2 創(chuàng)新之處20
• 1.4 論文章節(jié)安排20-23
• 第二章 ADC的基本概述23-33
• 2.1 ADC的基本原理23-24
• 2.2 ADC的性能參數(shù)24-29
• 2.2.1 靜態(tài)性能參數(shù)25-27
• 2.2.2 動(dòng)態(tài)性能參數(shù)27-29
• 2.3 ADC的主要分類29-33
• 2.3.1 Flash ADC29-30
• 2.3.2 Delta-Sigma ADC30
• 2.3.3 SAR ADC30-33
• 第三章 SAR ADC的基本電路模塊33-61
• 3.1 采樣保持電路33-41
• 3.1.1 采樣保持電路的基本原理34
• 3.1.2 采樣保持電路的速度34-35
• 3.1.3 采樣保持電路的熱噪聲35-36
• 3.1.4 孔徑抖動(dòng)36-37
• 3.1.5 電荷注入效應(yīng)37-38
• 3.1.6 CMOS采樣保持電路38-41
• 3.2 數(shù)模轉(zhuǎn)換器41-47
• 3.2.1 傳統(tǒng)的電容型DAC42-45
• 3.2.2 分段式DAC45-46
• 3.2.3 單調(diào)切換型的DAC46-47
• 3.3 比較器47-57
• 3.3.1 比較器的性能參數(shù)48-54
• 3.3.2 比較器的實(shí)現(xiàn)方式54-57
• 3.4 數(shù)字控制邏輯57-61
• 3.4.1 數(shù)字控制邏輯的速度與功耗58-61
• 第四章 一種高速低功耗SAR ADC的設(shè)計(jì)與實(shí)現(xiàn)61-73
• 4.1 系統(tǒng)設(shè)計(jì)61-67
• 4.1.1 傳統(tǒng)的異步SAR ADC結(jié)構(gòu)61-64
• 4.1.2 基于Flash和SAR的子分區(qū)ADC64-65
• 4.1.3 單純基于SAR的子分區(qū)ADC65-67
• 4.2 電路實(shí)現(xiàn)67-73
• 4.2.1 數(shù)模轉(zhuǎn)換器67-68
• 4.2.2 采樣保持電路68-69
• 4.2.3 比較器69-70
• 4.2.4 數(shù)字控制邏輯70-73
• 第五章 版圖設(shè)計(jì)與芯片測(cè)試73-81
• 5.1 版圖設(shè)計(jì)73-76
• 5.1.1 版圖設(shè)計(jì)的基本規(guī)則與技巧73-74
• 5.1.2 比較器版圖設(shè)計(jì)74
• 5.1.3 DAC版圖設(shè)計(jì)74-76
• 5.1.4 SAR ADC整體版圖76
• 5.2 芯片測(cè)試76-80
• 5.2.1 測(cè)試平臺(tái)77
• 5.2.2 測(cè)試結(jié)果77-80
• 5.3 小結(jié)80-81
• 第六章 總結(jié)與展望81-83
• 6.1 工作總結(jié)81-82
• 6.2 未來(lái)展望82-83
• 參考文獻(xiàn)83-87
• 致謝87-89
• 在讀期間發(fā)表的學(xué)術(shù)論文與研究經(jīng)歷89

【相似文獻(xiàn)】

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