本文關(guān)鍵詞：基于多階段拆線重布的總體布線算法，由筆耕文化傳播整理發(fā)布。

【摘要】：超大規(guī)模集成電路總體布線是集成電路物理設(shè)計(jì)的關(guān)鍵環(huán)節(jié)之一,對芯片的可布線性、線長、通孔數(shù)等性能指標(biāo)有重大影響.針對拆線重布方法容易陷入局部最優(yōu)解的問題,提出一種基于多階段拆線重布的總體布線算法.該算法根據(jù)不同布線階段對最小化溢出值和最小化線長這兩個目標(biāo)的側(cè)重點(diǎn)不同,通過構(gòu)造不同的布線代價函數(shù)、確定不同的布線順序、選取不同的布線模型及布線算法對線網(wǎng)進(jìn)行拆線重布,使得基于多階段拆線重布的總體布線算法可以有效地跳出局部最優(yōu)解,快速地提高布線質(zhì)量.采用ISPD08總體布線競賽中的標(biāo)準(zhǔn)測試?yán)蛹膶?shí)驗(yàn)結(jié)果表明,與NTUgr,NTHU-Route2.0和NCTU-GR2.0相比,所提出的總體布線算法在平均總溢出方面分別減少了1.4%,2.4%和21.5%,在平均運(yùn)行時間方面分別快了10.4倍,1.6倍和1.3倍.
【作者單位】： 福州大學(xué)離散數(shù)學(xué)與理論計(jì)算機(jī)科學(xué)研究中心;
【關(guān)鍵詞】： VLSI 總體布線 可布線性 多階段拆線重布
【基金】：國家自然科學(xué)基金(11501115,61672005) 福建省自然科學(xué)基金(2014J01228)
【分類號】：TN47
【正文快照】： 在VLSI物理設(shè)計(jì)中,布線階段確定了每條線網(wǎng)在芯片上的具體走線,布線結(jié)果的好壞直接影響整個芯片的性能.VLSI布線問題是一個NP-完全問題[1].近年來,隨著集成電路制造工藝的迅速發(fā)展,芯片集成度和復(fù)雜性不斷增加,一塊芯片所集成的線網(wǎng)數(shù)目不斷增大且密度持續(xù)增高,使得VLSI布線難

【相似文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前10條

1 吳祖增;快速最優(yōu)通道布線算法[J];半導(dǎo)體學(xué)報;1984年04期

2 張進(jìn),楊之廉;不等間距不等寬度端口的通道布線算法[J];清華大學(xué)學(xué)報(自然科學(xué)版);1988年01期

3 申林,鐘林,童，

本文編號：492728