本文關(guān)鍵詞：基于DLL控制的高精度時間數(shù)字轉(zhuǎn)換器設(shè)計，由筆耕文化傳播整理發(fā)布。

【摘要】：時間數(shù)字轉(zhuǎn)換器(Time to Digital Converter, TDC)是一種數(shù)據(jù)轉(zhuǎn)換器電路,它測量兩個輸入脈沖之間的時間差,并輸出最接近該時間量的數(shù)字量化值。TDC常用于數(shù)字鎖相環(huán)(phase-locked loop, PLL)、3D成像中激光往返時間測量以及核科學(xué)實(shí)驗中粒子飛行時間的測量,有力地支撐了紅外探測3D成像技術(shù)的發(fā)展,在軍事和工業(yè)及民用等領(lǐng)域有廣泛的應(yīng)用。由于陣列架構(gòu)帶來的TDC面積和功耗的嚴(yán)格限制及高精度寬量程的要求,目前已知的大部分能突破門級延時的高精度窄量程TDC均很難用于陣列系統(tǒng)。為了實(shí)現(xiàn)適合于陣列應(yīng)用的寬量程、高精度TDC,本文在經(jīng)典的兩段式TDC基礎(chǔ)上給出了結(jié)構(gòu)改進(jìn)和優(yōu)化設(shè)計方法：在原有高段LFSR計數(shù)器的最低位前加入異步減法器,在提高量程的同時進(jìn)一步限制甚至降低電路功耗：同時將延遲環(huán)型TDC改進(jìn)為基于DLL控制的TDC,提高中段TDC的性能水平；最后,進(jìn)一步引入雙環(huán)振結(jié)構(gòu),通過控制并利用其相對相位,突破數(shù)字電路最小門延遲,實(shí)現(xiàn)高精度時間分辨。與其它類型的三段式TDC結(jié)構(gòu)相比,本設(shè)計方案不僅兼顧了精度和寬量程的共同需求,而且在量化機(jī)制上同樣滿足陣列應(yīng)用的約束。理論研究和相關(guān)分析表明,基于Dual-DLL架構(gòu)的分段式TDC,在抑制環(huán)振頻率的相位噪聲或時鐘抖動方面具有明顯優(yōu)勢,進(jìn)而滿足高精度寬量程高穩(wěn)定的時間測量應(yīng)用要求。本設(shè)計采用TSMC 0.35μm CMOS工藝,通過Cadence EDA工具驗證,完成了整個電路前仿、版圖與后仿及流片驗證。測試結(jié)果顯示,在125MHz輸入時鐘條件下,13bits三段式TDC測試量程可達(dá)4.5μs,同時分辨率可限制在0.547ns以內(nèi),最大絕對誤差為9ns。且其DNL和INL分別為0.645LSB及1.35LSB,滿足設(shè)計要求。
【關(guān)鍵詞】：時間數(shù)字轉(zhuǎn)換器 多段陣列式 高精度 寬量程 雙環(huán)延遲鎖相環(huán)
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN702
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 課題背景與意義9-10
• 1.2 國內(nèi)外研究現(xiàn)狀及發(fā)展趨勢10-12
• 1.2.1 國內(nèi)外研究現(xiàn)狀10-12
• 1.2.2 發(fā)展趨勢12
• 1.3 研究內(nèi)容與設(shè)計指標(biāo)12-13
• 1.3.1 研究內(nèi)容12-13
• 1.3.2 設(shè)計指標(biāo)13
• 1.4 論文組織結(jié)構(gòu)13-15
• 第二章 數(shù)字式TDC基礎(chǔ)15-27
• 2.1 數(shù)字式TDC時間量化原理15-16
• 2.2 TDC性能表征16-20
• 2.2.1 本征特性16
• 2.2.2 非本征特性16-18
• 2.2.3 TDC性能制約關(guān)系18-20
• 2.3 數(shù)字式TDC典型結(jié)構(gòu)20-25
• 2.3.1 時鐘周期計數(shù)器型TDC20-21
• 2.3.2 周期分辨型TDC21-23
• 2.3.3 延遲時間超細(xì)分辨型TDC23-24
• 2.3.4 各類TDC比較24-25
• 2.4 本章小結(jié)25-27
• 第三章 基于DLL控制的多段式陣列型TDC設(shè)計27-45
• 3.1 陣列型分段式TDC的計數(shù)原理及制約因素27-29
• 3.2 陣列型多段式TDC架構(gòu)29-33
• 3.2.1 兩段式TDC系統(tǒng)架構(gòu)29-30
• 3.2.2 多段式TDC系統(tǒng)架構(gòu)30-33
• 3.3 高位兩段式計數(shù)型TDC電路設(shè)計33-36
• 3.3.1 TDC電路的設(shè)計33-35
• 3.3.2 高位兩段式TDC前仿驗證35-36
• 3.4 中段TDC電路設(shè)計36-41
• 3.4.1 差分延遲單元36-38
• 3.4.2 DLL-OSC多相時鐘設(shè)計38-39
• 3.4.3 中段時鐘周期細(xì)分辨TDC電路仿真39-41
• 3.5 低段TDC電路設(shè)計41-44
• 3.5.1 Dual-DLL電路設(shè)計41-42
• 3.5.2 TDC電路設(shè)計42-43
• 3.5.3 電路前仿驗證43-44
• 3.6 本章小結(jié)44-45
• 第四章 TDC的版圖設(shè)計及仿真45-55
• 4.1 TDC版圖整體布局45
• 4.2 各模塊及整體版圖設(shè)計45-50
• 4.3 前仿結(jié)果分析50-51
• 4.4 后仿結(jié)果分析51-54
• 4.5 本章小結(jié)54-55
• 第五章 TDC芯片測試驗證55-67
• 5.1 測試環(huán)境與平臺55-58
• 5.2 計數(shù)功能測試58-61
• 5.2.1 激勵信號驅(qū)動58-59
• 5.2.2 TDC計數(shù)功能測試59-61
• 5.3 TDC性能測試及驗證61-65
• 5.3.1 分辨率及測試量程61-63
• 5.3.2 DNL/INL測試63-64
• 5.3.3 TDC單射精度測試64-65
• 5.4 性能對比與結(jié)果分析65-66
• 5.5 本章小結(jié)66-67
• 第六章 總結(jié)與展望67-69
• 6.1 總結(jié)67
• 6.2 展望67-69
• 參考文獻(xiàn)69-73
• 致謝73-75
• 攻讀碩士學(xué)位期間發(fā)表的論文75

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  本文關(guān)鍵詞：基于DLL控制的高精度時間數(shù)字轉(zhuǎn)換器設(shè)計，由筆耕文化傳播整理發(fā)布。

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本文編號：434580