本文關(guān)鍵詞：基于FPGA的矩陣求逆IP核設(shè)計(jì)技術(shù)及其實(shí)驗(yàn)平臺(tái)設(shè)計(jì)，，由筆耕文化傳播整理發(fā)布。

【摘要】：矩陣運(yùn)算被廣泛的運(yùn)用于科學(xué)計(jì)算、數(shù)字信號(hào)處理和圖像處理等領(lǐng)域,隨著矩陣運(yùn)算量和復(fù)雜程度的不斷增加,傳統(tǒng)硬件平臺(tái)逐漸無(wú)法滿(mǎn)足系統(tǒng)實(shí)時(shí)計(jì)算的需求。FPGA具有運(yùn)算速度快、靈活性高且可以并行計(jì)算的特點(diǎn),這使其在矩陣運(yùn)算中具有明顯的優(yōu)勢(shì)。設(shè)計(jì)基于FPGA的矩陣求逆IP核及其實(shí)驗(yàn)平臺(tái),對(duì)提高矩陣求逆的效率和運(yùn)算速度,具有重要的工程應(yīng)用價(jià)值。本文從適用范圍、運(yùn)算結(jié)果、算法復(fù)雜度三個(gè)方面研究和探討了三種常用的矩陣求逆分解方法的優(yōu)缺點(diǎn),結(jié)合FPGA存儲(chǔ)資源多、地址變化靈活、運(yùn)算并行性好的特點(diǎn),采用了改進(jìn)優(yōu)化后的Cholesky分解方法,避免了傳統(tǒng)算法中開(kāi)方運(yùn)算的處理難題。本文設(shè)計(jì)了基于AXI4-Stream算法IP核通用接口,提出了矩陣求逆IP核的流處理結(jié)構(gòu)。在此基礎(chǔ)上,本文完成了基于改進(jìn)Cholesky分解算法的矩陣求逆IP核。本文完成了實(shí)驗(yàn)平臺(tái)的設(shè)計(jì)與測(cè)試,包括電源、存儲(chǔ)、時(shí)鐘模塊、AD采樣模塊等。在實(shí)驗(yàn)平臺(tái)上,完成了矩陣求逆IP核的功能性驗(yàn)證與性能測(cè)試。
【關(guān)鍵詞】：矩陣求逆 Cholesky分解 FPGA 硬件設(shè)計(jì)
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN791
【目錄】：

• 致謝5-6
• 摘要6-7
• Abstract7-11
• 1 緒論11-15
• 1.1 研究背景11
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀11-13
• 1.3 課題研究?jī)?nèi)容13-15
• 2 相關(guān)技術(shù)研究15-25
• 2.1 FPGA結(jié)構(gòu)及原理15-18
• 2.1.1 FPGA組成部分15-16
• 2.1.2 FPGA設(shè)計(jì)原則16-17
• 2.1.3 基于硬件描述語(yǔ)言的FPGA設(shè)計(jì)流程17-18
• 2.2 求逆算法研究18-23
• 2.2.1 矩陣分解18-19
• 2.2.2 QR分解19-21
• 2.2.3 LU分解21
• 2.2.4 Cholesky分解21-22
• 2.2.5 矩陣求逆算法對(duì)比分析22-23
• 2.3 本章小結(jié)23-25
• 3 基于FPGA的矩陣求逆IP核設(shè)計(jì)25-47
• 3.1 矩陣求逆算法選擇25
• 3.2 矩陣求逆IP核接口設(shè)計(jì)25-31
• 3.2.1 AXI4.0接口協(xié)議25-28
• 3.2.2 浮點(diǎn)數(shù)表示方法28-29
• 3.2.3 求逆IP核接口設(shè)計(jì)29-31
• 3.3 基于Cholesky分解的矩陣求逆31-44
• 3.3.1 改進(jìn)的Cholesky分解與優(yōu)化實(shí)現(xiàn)31-32
• 3.3.2 矩陣求逆流處理結(jié)構(gòu)32-34
• 3.3.3 Choleksy分解IP核34-41
• 3.3.4 矩陣L求逆IP核41-42
• 3.3.5 下三角乘對(duì)角矩陣IP核42
• 3.3.6 上三角乘下三角矩陣IP核42-44
• 3.4 異常情況監(jiān)測(cè)機(jī)制44
• 3.5 本章小結(jié)44-47
• 4 硬件平臺(tái)設(shè)計(jì)開(kāi)發(fā)47-71
• 4.1 功能概述47
• 4.2 硬件總體方案設(shè)計(jì)47-48
• 4.3 電源方案設(shè)計(jì)48-57
• 4.3.1 電源種類(lèi)統(tǒng)計(jì)48
• 4.3.2 功耗評(píng)估48-51
• 4.3.3 電源方案框架51-52
• 4.3.4 特殊電源處理52-57
• 4.4 板級(jí)存儲(chǔ)方案設(shè)計(jì)57-64
• 4.4.1 QDR2芯片58-60
• 4.4.2 DDR3芯片60-61
• 4.4.3 FLASH61-64
• 4.5 時(shí)鐘方案設(shè)計(jì)64-68
• 4.5.1 AD采樣輸入時(shí)鐘65
• 4.5.2 平臺(tái)獨(dú)立時(shí)鐘65-66
• 4.5.3 DSP和FPGA相關(guān)時(shí)鐘66-68
• 4.6 AD電路設(shè)計(jì)68-70
• 4.7 本章小結(jié)70-71
• 5 實(shí)驗(yàn)結(jié)果測(cè)試71-79
• 5.1 硬件平臺(tái)測(cè)試71-75
• 5.1.1 硬件實(shí)驗(yàn)平臺(tái)測(cè)試步驟71-72
• 5.1.2 硬件平臺(tái)的電源和時(shí)鐘測(cè)試72-73
• 5.1.3 平臺(tái)芯片的測(cè)試73-75
• 5.2 矩陣求逆IP核驗(yàn)證75-78
• 5.2.1 矩陣求逆IP核驗(yàn)證方案75-76
• 5.2.2 求逆IP核仿真76-77
• 5.2.3 矩陣求逆IP核平臺(tái)實(shí)測(cè)77-78
• 5.3 本章小結(jié)78-79
• 6 總結(jié)及展望79-81
• 6.1 總結(jié)79
• 6.2 展望79-81
• 參考文獻(xiàn)81-84
• 作者簡(jiǎn)歷84

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  本文關(guān)鍵詞：基于FPGA的矩陣求逆IP核設(shè)計(jì)技術(shù)及其實(shí)驗(yàn)平臺(tái)設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：409752