本文關鍵詞：基于FPGA的矩陣求逆IP核設計技術及其實驗平臺設計，，由筆耕文化傳播整理發(fā)布。

【摘要】：矩陣運算被廣泛的運用于科學計算、數字信號處理和圖像處理等領域,隨著矩陣運算量和復雜程度的不斷增加,傳統(tǒng)硬件平臺逐漸無法滿足系統(tǒng)實時計算的需求。FPGA具有運算速度快、靈活性高且可以并行計算的特點,這使其在矩陣運算中具有明顯的優(yōu)勢。設計基于FPGA的矩陣求逆IP核及其實驗平臺,對提高矩陣求逆的效率和運算速度,具有重要的工程應用價值。本文從適用范圍、運算結果、算法復雜度三個方面研究和探討了三種常用的矩陣求逆分解方法的優(yōu)缺點,結合FPGA存儲資源多、地址變化靈活、運算并行性好的特點,采用了改進優(yōu)化后的Cholesky分解方法,避免了傳統(tǒng)算法中開方運算的處理難題。本文設計了基于AXI4-Stream算法IP核通用接口,提出了矩陣求逆IP核的流處理結構。在此基礎上,本文完成了基于改進Cholesky分解算法的矩陣求逆IP核。本文完成了實驗平臺的設計與測試,包括電源、存儲、時鐘模塊、AD采樣模塊等。在實驗平臺上,完成了矩陣求逆IP核的功能性驗證與性能測試。
【關鍵詞】：矩陣求逆 Cholesky分解 FPGA 硬件設計
【學位授予單位】：浙江大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN791
【目錄】：

• 致謝5-6
• 摘要6-7
• Abstract7-11
• 1 緒論11-15
• 1.1 研究背景11
• 1.2 國內外研究現(xiàn)狀11-13
• 1.3 課題研究內容13-15
• 2 相關技術研究15-25
• 2.1 FPGA結構及原理15-18
• 2.1.1 FPGA組成部分15-16
• 2.1.2 FPGA設計原則16-17
• 2.1.3 基于硬件描述語言的FPGA設計流程17-18
• 2.2 求逆算法研究18-23
• 2.2.1 矩陣分解18-19
• 2.2.2 QR分解19-21
• 2.2.3 LU分解21
• 2.2.4 Cholesky分解21-22
• 2.2.5 矩陣求逆算法對比分析22-23
• 2.3 本章小結23-25
• 3 基于FPGA的矩陣求逆IP核設計25-47
• 3.1 矩陣求逆算法選擇25
• 3.2 矩陣求逆IP核接口設計25-31
• 3.2.1 AXI4.0接口協(xié)議25-28
• 3.2.2 浮點數表示方法28-29
• 3.2.3 求逆IP核接口設計29-31
• 3.3 基于Cholesky分解的矩陣求逆31-44
• 3.3.1 改進的Cholesky分解與優(yōu)化實現(xiàn)31-32
• 3.3.2 矩陣求逆流處理結構32-34
• 3.3.3 Choleksy分解IP核34-41
• 3.3.4 矩陣L求逆IP核41-42
• 3.3.5 下三角乘對角矩陣IP核42
• 3.3.6 上三角乘下三角矩陣IP核42-44
• 3.4 異常情況監(jiān)測機制44
• 3.5 本章小結44-47
• 4 硬件平臺設計開發(fā)47-71
• 4.1 功能概述47
• 4.2 硬件總體方案設計47-48
• 4.3 電源方案設計48-57
• 4.3.1 電源種類統(tǒng)計48
• 4.3.2 功耗評估48-51
• 4.3.3 電源方案框架51-52
• 4.3.4 特殊電源處理52-57
• 4.4 板級存儲方案設計57-64
• 4.4.1 QDR2芯片58-60
• 4.4.2 DDR3芯片60-61
• 4.4.3 FLASH61-64
• 4.5 時鐘方案設計64-68
• 4.5.1 AD采樣輸入時鐘65
• 4.5.2 平臺獨立時鐘65-66
• 4.5.3 DSP和FPGA相關時鐘66-68
• 4.6 AD電路設計68-70
• 4.7 本章小結70-71
• 5 實驗結果測試71-79
• 5.1 硬件平臺測試71-75
• 5.1.1 硬件實驗平臺測試步驟71-72
• 5.1.2 硬件平臺的電源和時鐘測試72-73
• 5.1.3 平臺芯片的測試73-75
• 5.2 矩陣求逆IP核驗證75-78
• 5.2.1 矩陣求逆IP核驗證方案75-76
• 5.2.2 求逆IP核仿真76-77
• 5.2.3 矩陣求逆IP核平臺實測77-78
• 5.3 本章小結78-79
• 6 總結及展望79-81
• 6.1 總結79
• 6.2 展望79-81
• 參考文獻81-84
• 作者簡歷84

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本文編號：409752