為了在集成電路可測試性設計(DFT)中實現(xiàn)更有效的測試向量壓縮,減少測試數(shù)據(jù)容量和測試時間,采用嵌入式確定性測試(EDT)的掃描測試壓縮方案分別對S13207、S15850、S38417和S38584基準電路進行了優(yōu)化分析,通過研究測試向量和移位周期等影響測試壓縮的因素,提出了固定測試端口和固定壓縮率的掃描測試壓縮電路優(yōu)化方法。結果表明,在測試端口數(shù)量都為2,壓縮率分別為12、14、16和24時具有較好的壓縮效果,與傳統(tǒng)自動測試向量生成(ATPG)相比,固定故障的測試數(shù)據(jù)容量減小了3.9～6.4倍,測試時間減少了3.8～6.2倍,跳變延時故障的測試數(shù)據(jù)容量減少了4.1～5.4倍,測試時間減少了3.8～5.2倍。所提方法通過改變測試端口數(shù)和壓縮率的方式討論了多種影響測試壓縮的因素,給出掃描測試壓縮電路的優(yōu)化設計方案,提高了壓縮效率,并對一個較大規(guī)模電路進行了仿真驗證,可適用于集成電路的掃描測試壓縮設計。

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【部分圖文】：

圖1EDT壓縮結構[11]

圖2為在外部掃描測試通道為2時傳統(tǒng)自動測試向量生成(ATPG)和EDT壓縮邏輯的對比[12]。傳統(tǒng)ATPG使用了2條較長掃描鏈來完成掃描測試,EDT邏輯將相同數(shù)量的掃描單元配置成多個由解壓縮器和壓縮器驅(qū)動的較短掃描鏈,ATE設備只需2個測試輸入和輸出通道,且掃描鏈長度短很多,因此....

圖2EDT壓縮邏輯與傳統(tǒng)ATPG對比

圖1EDT壓縮結構[11]圖3EDT壓縮設計流程

圖3EDT壓縮設計流程

圖2EDT壓縮邏輯與傳統(tǒng)ATPG對比基于EDT的掃描壓縮設計流程如圖3所示。主要分為以下幾步:首先對未加入掃描測試的寄存器傳輸級(RTL)電路進行綜合和掃描鏈插入,生成帶有掃描測試電路的網(wǎng)表;然后針對掃描測試電路生成EDT壓縮邏輯,并產(chǎn)生EDT綜合腳本和測試描述文件TPF和Do....

圖4EDT壓縮優(yōu)化方法

掃描測試電路的壓縮設計需要確定以下幾個參數(shù):需要的測試端口個數(shù)、最大的掃描鏈長度、選擇壓縮率的大小等,同時還需要考慮一些限制條件,如測試時間、ATE測試機臺內(nèi)存容量和可獲得的掃描測試端口數(shù)量等。在最初的設計周期中可供做出這些決策的數(shù)據(jù)是非常有限的,因此本文提出了固定測試端口和固定....

本文編號：4005623