為了在集成電路可測(cè)試性設(shè)計(jì)(DFT)中實(shí)現(xiàn)更有效的測(cè)試向量壓縮,減少測(cè)試數(shù)據(jù)容量和測(cè)試時(shí)間,采用嵌入式確定性測(cè)試(EDT)的掃描測(cè)試壓縮方案分別對(duì)S13207、S15850、S38417和S38584基準(zhǔn)電路進(jìn)行了優(yōu)化分析,通過研究測(cè)試向量和移位周期等影響測(cè)試壓縮的因素,提出了固定測(cè)試端口和固定壓縮率的掃描測(cè)試壓縮電路優(yōu)化方法。結(jié)果表明,在測(cè)試端口數(shù)量都為2,壓縮率分別為12、14、16和24時(shí)具有較好的壓縮效果,與傳統(tǒng)自動(dòng)測(cè)試向量生成(ATPG)相比,固定故障的測(cè)試數(shù)據(jù)容量減小了3.9～6.4倍,測(cè)試時(shí)間減少了3.8～6.2倍,跳變延時(shí)故障的測(cè)試數(shù)據(jù)容量減少了4.1～5.4倍,測(cè)試時(shí)間減少了3.8～5.2倍。所提方法通過改變測(cè)試端口數(shù)和壓縮率的方式討論了多種影響測(cè)試壓縮的因素,給出掃描測(cè)試壓縮電路的優(yōu)化設(shè)計(jì)方案,提高了壓縮效率,并對(duì)一個(gè)較大規(guī)模電路進(jìn)行了仿真驗(yàn)證,可適用于集成電路的掃描測(cè)試壓縮設(shè)計(jì)。

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【部分圖文】：

圖1EDT壓縮結(jié)構(gòu)[11]

圖2為在外部掃描測(cè)試通道為2時(shí)傳統(tǒng)自動(dòng)測(cè)試向量生成(ATPG)和EDT壓縮邏輯的對(duì)比[12]。傳統(tǒng)ATPG使用了2條較長(zhǎng)掃描鏈來(lái)完成掃描測(cè)試,EDT邏輯將相同數(shù)量的掃描單元配置成多個(gè)由解壓縮器和壓縮器驅(qū)動(dòng)的較短掃描鏈,ATE設(shè)備只需2個(gè)測(cè)試輸入和輸出通道,且掃描鏈長(zhǎng)度短很多,因此....

圖2EDT壓縮邏輯與傳統(tǒng)ATPG對(duì)比

圖1EDT壓縮結(jié)構(gòu)[11]圖3EDT壓縮設(shè)計(jì)流程

圖3EDT壓縮設(shè)計(jì)流程

圖2EDT壓縮邏輯與傳統(tǒng)ATPG對(duì)比基于EDT的掃描壓縮設(shè)計(jì)流程如圖3所示。主要分為以下幾步:首先對(duì)未加入掃描測(cè)試的寄存器傳輸級(jí)(RTL)電路進(jìn)行綜合和掃描鏈插入,生成帶有掃描測(cè)試電路的網(wǎng)表;然后針對(duì)掃描測(cè)試電路生成EDT壓縮邏輯,并產(chǎn)生EDT綜合腳本和測(cè)試描述文件TPF和Do....

圖4EDT壓縮優(yōu)化方法

掃描測(cè)試電路的壓縮設(shè)計(jì)需要確定以下幾個(gè)參數(shù):需要的測(cè)試端口個(gè)數(shù)、最大的掃描鏈長(zhǎng)度、選擇壓縮率的大小等,同時(shí)還需要考慮一些限制條件,如測(cè)試時(shí)間、ATE測(cè)試機(jī)臺(tái)內(nèi)存容量和可獲得的掃描測(cè)試端口數(shù)量等。在最初的設(shè)計(jì)周期中可供做出這些決策的數(shù)據(jù)是非常有限的,因此本文提出了固定測(cè)試端口和固定....

本文編號(hào)：4005623