針對(duì)類腦計(jì)算系統(tǒng)中NEST脈沖神經(jīng)網(wǎng)絡(luò)仿真器運(yùn)行速度慢和功耗高的問(wèn)題,設(shè)計(jì)一種基于現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)集群的NEST脈沖神經(jīng)網(wǎng)絡(luò)仿真器。在改進(jìn)NEST仿真器結(jié)構(gòu)的基礎(chǔ)上,提出漏電流整合放電神經(jīng)元計(jì)算模塊的流水線并行架構(gòu),實(shí)現(xiàn)支持雙核雙線程和多節(jié)點(diǎn)多進(jìn)程的FPGA集群設(shè)計(jì)。在皮質(zhì)層視覺(jué)仿真模型上的實(shí)驗(yàn)結(jié)果表明,與基于Xeon E5-2620和ARM A9平臺(tái)的NEST仿真器相比,基于FPGA集群的NEST仿真器計(jì)算能效和速度分別提升43.93倍、23.54倍和12.36倍、208倍,能為大規(guī)模類腦計(jì)算系統(tǒng)實(shí)現(xiàn)提供技術(shù)支持。

【文章頁(yè)數(shù)】：9 頁(yè)

【部分圖文】：

NEST仿真器中的計(jì)算模式包含時(shí)間驅(qū)動(dòng)型和事件驅(qū)動(dòng)型,其神經(jīng)元計(jì)算模式采用時(shí)間驅(qū)動(dòng)型,即每一個(gè)仿真時(shí)間步長(zhǎng)都會(huì)進(jìn)行神經(jīng)元計(jì)算,突觸計(jì)算模式采用事件驅(qū)動(dòng)型,即只有產(chǎn)生脈沖才會(huì)進(jìn)行權(quán)重更新。除此之外,NEST仿真器中還存在最小延遲機(jī)制(如圖1所示),其基本原理是在每個(gè)最小延遲內(nèi),神經(jīng)....

LIF神經(jīng)元計(jì)算模塊采用流水線設(shè)計(jì)來(lái)提高吞吐率,如圖2所示,由神經(jīng)元輸入緩沖經(jīng)過(guò)一系列乘加運(yùn)算得到當(dāng)前的神經(jīng)元膜電位,如果膜電位大于閾值則會(huì)輸出結(jié)果到神經(jīng)元輸出緩沖,輸出的脈沖攜帶神經(jīng)元ID,將發(fā)出脈沖的神經(jīng)元ID存儲(chǔ)到共享內(nèi)存,并按照輸出順序排列在一段連續(xù)的內(nèi)存空間中,設(shè)置結(jié)束....

神經(jīng)元流水線結(jié)構(gòu)如圖3所示,包括數(shù)據(jù)讀取R、神經(jīng)元計(jì)算C、數(shù)據(jù)寫回W3個(gè)模塊。整個(gè)流水線時(shí)延計(jì)算公式如式(6)所示:

LIF神經(jīng)元硬件架構(gòu)的數(shù)據(jù)流和控制流設(shè)計(jì)如圖4所示。NEST仿真器運(yùn)行在ARM核,通過(guò)AXI-LITE控制LIF_NEURON神經(jīng)元計(jì)算模塊,并將神經(jīng)元總數(shù)量通過(guò)寄存器輸出到LIF_NEURON硬件模塊。AXI-STREAM協(xié)議由4個(gè)DMA控制器實(shí)現(xiàn),通過(guò)AXI-STREAM將神....

本文編號(hào)：3966495