近年來(lái),深度學(xué)習(xí)的概念被提出并被廣泛應(yīng)用于諸多領(lǐng)域。目前深度學(xué)習(xí)仍處于發(fā)展衍化階段,涉及到的神經(jīng)網(wǎng)絡(luò)具有規(guī)模大、結(jié)構(gòu)復(fù)雜多變等特點(diǎn),需要一種資源豐富、靈活性強(qiáng)的硬件平臺(tái)來(lái)實(shí)現(xiàn)深度學(xué)習(xí)算法。本課題提出并研究了一種基于CPU與多FPGA架構(gòu)的深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái),通過(guò)在異構(gòu)計(jì)算平臺(tái)中引入多塊FPGA開發(fā)板輔助計(jì)算來(lái)解決單個(gè)FPGA計(jì)算系統(tǒng)資源不足的缺陷,以實(shí)現(xiàn)大規(guī)模的深度學(xué)習(xí)算法。本文給出了該異構(gòu)計(jì)算平臺(tái)的整體架構(gòu),對(duì)平臺(tái)設(shè)計(jì)中所用到的關(guān)鍵技術(shù)進(jìn)行了介紹,并通過(guò)基于該平臺(tái)實(shí)現(xiàn)一個(gè)用于音頻事件檢測(cè)的深度學(xué)習(xí)算法來(lái)對(duì)平臺(tái)的性能進(jìn)行測(cè)試。通過(guò)對(duì)基于CPU與多FPGA架構(gòu)的深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)的數(shù)據(jù)流和工作過(guò)程進(jìn)行整體分析,本文提出了該平臺(tái)的整體架構(gòu)。按照自頂向下的順序依次對(duì)平臺(tái)中CPU子系統(tǒng)、總線通信子系統(tǒng)和FPGA子系統(tǒng)進(jìn)行了設(shè)計(jì)。其中CPU子系統(tǒng)用于數(shù)據(jù)流傳輸控制,FPGA子系統(tǒng)使用一個(gè)通用架構(gòu)來(lái)實(shí)現(xiàn)深度學(xué)習(xí)算法的核心計(jì)算,這兩個(gè)子系統(tǒng)之間通過(guò)總線通信子系統(tǒng)進(jìn)行連接。由于本文所提出的異構(gòu)計(jì)算平臺(tái)可以根據(jù)需求使用不同數(shù)量的FPGA開發(fā)板,故該平臺(tái)具有計(jì)算力強(qiáng)、靈活性高的特點(diǎn)。FPGA作為本課題...

【文章頁(yè)數(shù)】：93 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景及意義
    1.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 論文主要研究?jī)?nèi)容
    1.4 論文組織結(jié)構(gòu)
第二章 相關(guān)技術(shù)背景
    2.1 異構(gòu)計(jì)算技術(shù)
    2.2 流水線技術(shù)
    2.3 數(shù)據(jù)緩存技術(shù)
    2.4 參數(shù)存儲(chǔ)技術(shù)
    2.5 數(shù)據(jù)預(yù)取技術(shù)
    2.6 本章小結(jié)
第三章 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)整體架構(gòu)
    3.1 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)結(jié)構(gòu)組成
        3.1.1 平臺(tái)數(shù)據(jù)流分析
        3.1.2 平臺(tái)整體設(shè)計(jì)
        3.1.3 平臺(tái)工作流程
    3.2 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)CPU子系統(tǒng)設(shè)計(jì)
        3.2.1 CPU子系統(tǒng)功能概述
        3.2.2 CPU子系統(tǒng)驅(qū)動(dòng)程序設(shè)計(jì)
        3.2.3 CPU子系統(tǒng)多線程設(shè)計(jì)
    3.3 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)通信總線設(shè)計(jì)
        3.3.1 PCIe總線功能概述
        3.3.2 CPU與FPGA總線互聯(lián)設(shè)計(jì)
    3.4 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)多FPGA子系統(tǒng)設(shè)計(jì)
        3.4.1 多FPGA子系統(tǒng)功能概述
        3.4.2 多FPGA子系統(tǒng)通用架構(gòu)設(shè)計(jì)
    3.5 本章小結(jié)
第四章 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)FPGA子系統(tǒng)設(shè)計(jì)
    4.1 FPGA子系統(tǒng)數(shù)據(jù)流整體分析
    4.2 多層次流水線結(jié)構(gòu)設(shè)計(jì)
        4.2.1 深度學(xué)習(xí)算法層間流水線設(shè)計(jì)
        4.2.3 計(jì)算模塊乘加運(yùn)算流水線設(shè)計(jì)
    4.3 DDR3 SDRAM數(shù)據(jù)調(diào)度分配設(shè)計(jì)
        4.3.1 DDR3 SDRAM數(shù)據(jù)調(diào)度分配設(shè)計(jì)需求分析
        4.3.2 DDR3 SDRAM數(shù)據(jù)調(diào)度分配模塊設(shè)計(jì)
        4.3.3 DDR3 SDRAM數(shù)據(jù)調(diào)度分配模塊測(cè)試
    4.4 數(shù)據(jù)通信傳輸優(yōu)化
        4.4.1 數(shù)據(jù)通信傳輸設(shè)計(jì)需求分析
        4.4.2 數(shù)據(jù)通信傳輸模塊設(shè)計(jì)
        4.4.3 數(shù)據(jù)通信傳輸模塊測(cè)試
    4.5 本章小結(jié)
第五章 深度學(xué)習(xí)異構(gòu)計(jì)算平臺(tái)實(shí)驗(yàn)驗(yàn)證與性能分析
    5.1 實(shí)驗(yàn)平臺(tái)與開發(fā)環(huán)境
        5.1.1 實(shí)驗(yàn)平臺(tái)
        5.1.2 開發(fā)環(huán)境
    5.2 音頻事件檢測(cè)全連接神經(jīng)網(wǎng)絡(luò)的實(shí)現(xiàn)
        5.2.1 音頻事件檢測(cè)全連接神經(jīng)網(wǎng)絡(luò)模型介紹
        5.2.2 音頻事件檢測(cè)全連接神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)架構(gòu)
    5.3 實(shí)驗(yàn)結(jié)果與性能分析
        5.3.1 平臺(tái)計(jì)算時(shí)間測(cè)試與分析
        5.3.2 實(shí)現(xiàn)平臺(tái)功耗測(cè)試與分析
        5.3.3 實(shí)現(xiàn)平臺(tái)資源消耗測(cè)試與分析
    5.4 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻(xiàn)
致謝
攻讀學(xué)位期間取得的研究成果



本文編號(hào)：3949015