現(xiàn)場可編程門陣列(Field-Programmable Gate Array,FPGA)自問世以來,依靠其開發(fā)耗時(shí)少、設(shè)計(jì)成本低和使用靈活性高的特點(diǎn),成為可重構(gòu)型數(shù)字處理單元的典型代表,被大量應(yīng)用在圖像處理、人工智能、信號傳輸?shù)葻衢T領(lǐng)域中。數(shù)字信號處理(Digital Signal Processing,DSP)模塊作為FPGA的重要功能部件,承擔(dān)了大部分的對數(shù)字信號進(jìn)行高速、復(fù)雜的算法處理時(shí)的運(yùn)算任務(wù)。因此,為進(jìn)一步提高FPGA的性能,研發(fā)一款運(yùn)算速度快、實(shí)現(xiàn)算法豐富的DSP硬核顯得尤為重要。本文探究了FPGA的基本架構(gòu)和作為數(shù)字信號處理單元的優(yōu)勢,以及各種IP核(Intellectual Property core)的特點(diǎn)。通過分析主流商用的嵌入式DSP硬核基本結(jié)構(gòu)和國內(nèi)外高校的近期成果,發(fā)現(xiàn)28nm及以上工藝節(jié)點(diǎn)產(chǎn)品的最高工作時(shí)鐘頻率為741MHz,限制了系統(tǒng)對數(shù)字信號的高速處理能力。為了進(jìn)一步提高嵌入式DSP硬核的運(yùn)算速度,首先,從其中的核心模塊——加法器和乘法器入手,研究相關(guān)原理選擇合適設(shè)計(jì)方案。其次,根據(jù)所設(shè)計(jì)嵌入式DSP硬核的功能和高速運(yùn)算需求,確定了整體結(jié)構(gòu):為了減少部...

【文章頁數(shù)】：104 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖0-1全定制設(shè)計(jì)的流程圖

5圖0-1全定制設(shè)計(jì)的流程圖以上過程是相當(dāng)困難的，因?yàn)樵O(shè)性、抗干擾性以及成品率的評估計(jì)者根據(jù)經(jīng)驗(yàn)和專業(yè)知識判斷、容安排A的迫切需求，針對其中的嵌入過改進(jìn)模塊結(jié)構(gòu)并優(yōu)化算法，利路，搭建仿真平臺驗(yàn)證DSP硬一款28nm工藝FPGA專用的D提高了FPGA的整體運(yùn)....

圖1-1StratixDSP結(jié)構(gòu)及端口示意圖

第1章FPGA基本架構(gòu)及DSP硬核相關(guān)理論研究能獨(dú)立實(shí)現(xiàn)浮點(diǎn)數(shù)處理的DSP硬核。盡管早期Stratix系列FPGA內(nèi)嵌的DSP硬核功能簡單、性能低，不過后期產(chǎn)品均是在這基礎(chǔ)上發(fā)展得到的，因此研究它的結(jié)構(gòu)仍具有重要意義。圖1-1所示為Stratix....

圖1-2XilinxDSP48結(jié)構(gòu)及端口示意圖

（a）結(jié)構(gòu)圖（b）端口圖1-2XilinxDSP48結(jié)構(gòu)及端口示意圖隨著工藝節(jié)點(diǎn)先進(jìn)以及設(shè)計(jì)方法的優(yōu)化，兩家FPGA巨頭推出的產(chǎn)品功能也更加豐富。Altera的最新系列Stratix10為了支持浮點(diǎn)數(shù)處理，集成了可獨(dú)立完成浮點(diǎn)數(shù)運(yùn)算的DSP硬核，應(yīng)用場景更....

圖1-3行波進(jìn)位加法器結(jié)構(gòu)圖

了加法的運(yùn)算過程。當(dāng)改進(jìn)多位快速加法器時(shí)，除播信號，還需重點(diǎn)研究進(jìn)位傳遞結(jié)構(gòu)，折中處理速度器相關(guān)研究實(shí)現(xiàn)各種基本、復(fù)雜算術(shù)的根本，也是進(jìn)行定點(diǎn)和世紀(jì)六十年代起，國內(nèi)外學(xué)者針對加法器的結(jié)構(gòu)與實(shí)和優(yōu)化方案，主要是對進(jìn)位傳遞結(jié)構(gòu)的改進(jìn)。加法器（RippleCarryAdder，RC....

本文編號：3906627