隨著半導(dǎo)體技術(shù)的進(jìn)步,集成電路集成度提高,尺寸逐漸減小,供電電壓降低,功耗減小,芯片處理速度加快。在取得巨大進(jìn)步的同時卻增加了芯片對于由輻射引起的軟錯誤的敏感性。而軟錯誤通常由瞬態(tài)故障引起,可分為單粒子翻轉(zhuǎn)(Single Event Upset,SEU)、單粒子瞬態(tài)(Single Event Transient,SET)等。Intel公司對其一款芯片進(jìn)行軟錯誤試驗表明:SEU占比89%,SET占比11%。對集成電路而言,可靠性問題越來越需要重視。論文研究數(shù)字集成電路的軟錯誤防護(hù),提出了兩種抗SEU鎖存器。論文首先介紹了集成電路的發(fā)展歷史、軟錯誤概論和HSPICE仿真工具,其次介紹了一些經(jīng)典的SEU防護(hù)鎖存器。當(dāng)高能粒子轟擊時序邏輯電路(如:鎖存器、觸發(fā)器等)內(nèi)部,導(dǎo)致時序邏輯電路邏輯值發(fā)生翻轉(zhuǎn),稱為單粒子翻轉(zhuǎn)(SEU)。1.論文提出了一種改進(jìn)的基于錯誤檢測的SEU容忍鎖存器,由一個改進(jìn)的標(biāo)準(zhǔn)靜態(tài)鎖存器及一個錯誤檢測電路構(gòu)成,解決了前人提出鎖存器錯誤檢測電路無法防護(hù)SEU的問題,通過錯誤檢測電路能夠檢測出改進(jìn)后的標(biāo)準(zhǔn)靜態(tài)鎖存器中的SEU,從而控制改進(jìn)的標(biāo)準(zhǔn)靜態(tài)鎖存器選擇正確的路徑進(jìn)行輸出...

【文章頁數(shù)】：79 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖3離子轟擊導(dǎo)致的軟錯誤

從當(dāng)前來盾,普遍認(rèn)為軟錯誤概念,就是降低納米工藝到一定的節(jié)點時,因為期間干擾和太空粒子撞擊,而導(dǎo)致的可恢復(fù)的、瞬態(tài)的以及發(fā)生時間和位置的隨機錯誤行為。離子轟擊導(dǎo)致的軟錯誤,見圖3所示。我國經(jīng)濟(jì)在快速地發(fā)展,航空航天事業(yè)也在不斷地發(fā)展,許多集成電路產(chǎn)品已經(jīng)送上太空,進(jìn)行一些可靠性要....

圖3.4基于邊沿檢測的檢錯觸發(fā)器基本功能仿真圖

得電路在保持時間之外進(jìn)行錯誤翻轉(zhuǎn)，觀察能否生成正確的error信號。下圖3.4和3.5分別是基本功能仿真電路和部分注入錯誤的部分驗證電路。圖3.4基于邊沿檢測的檢錯觸發(fā)器基本功能仿真圖如圖3.4，當(dāng)信號D在時鐘clk上升沿之前變化，輸出信號Q在保持時間內(nèi)....

圖3.5基于邊沿檢測的檢錯觸發(fā)器故障仿真圖

14能仿真通過。圖3.5基于邊沿檢測的檢錯觸發(fā)器故障仿真圖如圖3.5，當(dāng)信號D在建立保持時間以外變化時，即代表發(fā)生錯誤翻轉(zhuǎn)，此時error信號為1，error信號會通知下一級流水線使其保持原值，而不會鎖存錯誤的值。由仿真結(jié)果可見，容錯功能可以實現(xiàn)。3.1.3基于邊....

圖3.8TSPCDICE基本功能仿真圖

圖3.8TSPC_DICE基本功能仿真圖

本文編號：3901954