模數(shù)轉(zhuǎn)換器(Analog to Digital Convertor,ADC)是連接模擬世界與數(shù)字設(shè)備的橋梁,是限制現(xiàn)代通信系統(tǒng)的重要芯片。隨著時(shí)代的發(fā)展科技水平的提高,人們對得到信息的速度和信息的質(zhì)量也提出了更高的要求,因此高性能模數(shù)轉(zhuǎn)換器成為了這個(gè)時(shí)代的稀缺品。盡管如此,我國在高速高精度ADC領(lǐng)域的相關(guān)研究起步晚于其他國家,以至于現(xiàn)階段國內(nèi)ADC芯片的研發(fā)水平遠(yuǎn)低于國際先進(jìn)水平,此外高性能ADC芯片的進(jìn)口又受制于《瓦森納協(xié)定》,這更加劇了實(shí)現(xiàn)高性能核心芯片國產(chǎn)化的迫切性。在眾多架構(gòu)的ADC中,流水線型ADC在采樣率和分辨率上實(shí)現(xiàn)了良好的折中,成為實(shí)現(xiàn)高速高精度的信號(hào)傳輸?shù)淖顑?yōu)ADC架構(gòu)之一。因此本文將重點(diǎn)研究實(shí)現(xiàn)高速高精度流水線型ADC的關(guān)鍵技術(shù)。本文首先闡述了流水線型的ADC的基本原理,并講解了流水線型ADC中每個(gè)流水線級(jí)中都包含的采樣保持電路、Sub-ADC和MDAC的功能,并分析影響它們性能的非理想因素。在此基礎(chǔ)上,提出并分析了冗余位技術(shù)和半bit MDAC技術(shù)。分析了流水線型ADC中比較流行的SHA-less結(jié)構(gòu)的優(yōu)缺點(diǎn)。本文基于40nm CMOS工藝設(shè)計(jì)了一款1GS/s 1...

【文章頁數(shù)】：92 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 選題依據(jù)
    1.2 模數(shù)轉(zhuǎn)換器發(fā)展歷史及現(xiàn)狀
    1.3 本文主要內(nèi)容和結(jié)構(gòu)安排
第二章 模數(shù)轉(zhuǎn)換器的基本介紹
    2.1 模數(shù)轉(zhuǎn)換器基本原理
    2.2 模數(shù)轉(zhuǎn)換器的參數(shù)
        2.2.1 模數(shù)轉(zhuǎn)換器的靜態(tài)參數(shù)
        2.2.2 模數(shù)轉(zhuǎn)換器的動(dòng)態(tài)參數(shù)
    2.3 模數(shù)轉(zhuǎn)換器的主流架構(gòu)
        2.3.1 快閃型ADC
        2.3.2 兩步式ADC
        2.3.3 流水線型ADC
        2.3.4 逐次逼近型ADC
        2.3.5 時(shí)間交織型ADC
    2.4 本章小結(jié)
第三章 流水線型ADC關(guān)鍵技術(shù)介紹
    3.1 流水線型ADC基本原理
    3.2 采樣保持電路
    3.3 SHA-less結(jié)構(gòu)
    3.4 Sub-ADC
    3.5 MDAC
        3.5.1 余差曲線與冗余技術(shù)的引入
        3.5.2 半bit MDAC的引入
        3.5.3 兩種主流的MDAC結(jié)構(gòu)
        3.5.4 MDAC中非理想因素
    3.6 本章小結(jié)
第四章 電路設(shè)計(jì)與分析
    4.1 ADC整體設(shè)計(jì)
        4.1.1 電路架構(gòu)設(shè)計(jì)
        4.1.2 時(shí)序設(shè)計(jì)
    4.2 時(shí)鐘電路設(shè)計(jì)
    4.3 采樣前端設(shè)計(jì)
        4.3.1 Input Buffer的作用
        4.3.2 Input Buffer電路結(jié)構(gòu)
        4.3.3 Input Buffer非線性分析
        4.3.4 Bootstrap Switch的作用
        4.3.5 Bootstrap Switch電路結(jié)構(gòu)
        4.3.6 Bootstrap Switch非線性分析
    4.4 MDAC設(shè)計(jì)
        4.4.1 MDAC的余差曲線設(shè)計(jì)
        4.4.2 MDAC的電路結(jié)構(gòu)
        4.4.3 MDAC中的運(yùn)放設(shè)計(jì)
    4.5 Sub-ADC設(shè)計(jì)
        4.5.1 閾值產(chǎn)生電路的基本電路結(jié)構(gòu)
        4.5.2 比較器電路結(jié)構(gòu)
    4.6 本章小結(jié)
第五章 版圖設(shè)計(jì)與后仿結(jié)果
    5.1 ADC版圖設(shè)計(jì)
    5.2 后仿真結(jié)果
    5.3 本章小結(jié)
第六章 總結(jié)與展望
    6.1 全文總結(jié)
    6.2 本文局限
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果



本文編號(hào)：3873624