3.3kV級4H-SiC MOSFET研究
發(fā)布時間:2023-11-28 17:23
碳化硅(Silicon Carbide,SiC)材料具有高臨界擊穿電場、高電子飽和速度、高熱導(dǎo)率等優(yōu)點(diǎn),是第三代寬禁帶半導(dǎo)體材料的代表之一,Si C器件因此也成為高壓、高溫,抗輻射以及大功率應(yīng)用領(lǐng)域的理想功率半導(dǎo)體器件。SiC可通過氧化生成SiO2作為柵介質(zhì)材料,所以較之于其他化合物半導(dǎo)體,其在制造金屬氧化物半導(dǎo)體場效應(yīng)晶體管(metal oxide semiconductor field effect transistor,MOSFET)上具有天然優(yōu)勢。MOSFET器件具有輸入阻抗高、驅(qū)動功耗小、開關(guān)頻率高等優(yōu)點(diǎn),在電力電子領(lǐng)域應(yīng)用廣泛,因此,SiC MOSFET成為當(dāng)前的一個研究熱點(diǎn);趪抑攸c(diǎn)研發(fā)計劃“高壓大功率SiC材料、器件及其在電力電子變壓器中的應(yīng)用示范”子課題的要求,本文主要內(nèi)容為3.3kV SiC MOSFET的器件設(shè)計與研究,包括器件元胞與高壓終端,兼顧高壓、大電流與器件可靠性,最終完成版圖設(shè)計用于項目流片。通過數(shù)值仿真軟件并結(jié)合理論分析,完成3.3kV SiC MOSFET元胞與終端的優(yōu)化設(shè)計。本文從第二章到第五章都圍繞這一目標(biāo)展開研究,前后...
【文章頁數(shù)】:69 頁
【學(xué)位級別】:碩士
【文章目錄】:
摘要
abstract
第一章 緒論
1.1 研究背景
1.2 碳化硅MOSFET的發(fā)展
1.3 功率MOSFET的重要參數(shù)
1.3.1 擊穿電壓
1.3.2 導(dǎo)通電阻
1.3.3 閾值電壓
1.3.4 開關(guān)時間
1.4 本文的主要工作與創(chuàng)新點(diǎn)
第二章 3.3kVSiCMOSFET元胞設(shè)計與分析
2.1 3.3 kVSiCMOSFET元胞參數(shù)設(shè)計
2.1.1 外延參數(shù)選取
2.1.2 元胞尺寸設(shè)計
2.2 3.3 kVSiCMOSFET導(dǎo)通特性分析
2.2.1 器件輸出特性分析
2.2.2 器件電阻分量的確定
2.3 本章小結(jié)
第三章 3.3kVSiCMOSFET元胞優(yōu)化設(shè)計
3.1 JFET區(qū)摻雜設(shè)計
3.1.1 JFET區(qū)全局摻雜
3.1.2 JFET區(qū)調(diào)制摻雜
3.2 電流分散層設(shè)計
3.3 本章小結(jié)
第四章 3.3kVSiCMOSFET三維元胞研究與優(yōu)化
4.1 常規(guī)元胞三維仿真分析
4.2 方形元胞十字中心注入
4.3 三維元胞JFET摻雜優(yōu)化
4.3.1 JFET區(qū)縮短的影響
4.3.2 JFET區(qū)均勻摻雜優(yōu)化
4.3.3 JFET區(qū)調(diào)制摻雜優(yōu)化
4.4 本章小結(jié)
第五章 3.3kVSiCMOSFET終端設(shè)計與版圖實現(xiàn)
5.1 終端設(shè)計
5.1.1 結(jié)終端原理分析
5.1.2 場限環(huán)終端設(shè)計
5.2 SiCMOSFET工藝流程與版圖
5.3 本章小結(jié)
第六章 全文總結(jié)
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果
本文編號:3868583
【文章頁數(shù)】:69 頁
【學(xué)位級別】:碩士
【文章目錄】:
摘要
abstract
第一章 緒論
1.1 研究背景
1.2 碳化硅MOSFET的發(fā)展
1.3 功率MOSFET的重要參數(shù)
1.3.1 擊穿電壓
1.3.2 導(dǎo)通電阻
1.3.3 閾值電壓
1.3.4 開關(guān)時間
1.4 本文的主要工作與創(chuàng)新點(diǎn)
第二章 3.3kVSiCMOSFET元胞設(shè)計與分析
2.1 3.3 kVSiCMOSFET元胞參數(shù)設(shè)計
2.1.1 外延參數(shù)選取
2.1.2 元胞尺寸設(shè)計
2.2 3.3 kVSiCMOSFET導(dǎo)通特性分析
2.2.1 器件輸出特性分析
2.2.2 器件電阻分量的確定
2.3 本章小結(jié)
第三章 3.3kVSiCMOSFET元胞優(yōu)化設(shè)計
3.1 JFET區(qū)摻雜設(shè)計
3.1.1 JFET區(qū)全局摻雜
3.1.2 JFET區(qū)調(diào)制摻雜
3.2 電流分散層設(shè)計
3.3 本章小結(jié)
第四章 3.3kVSiCMOSFET三維元胞研究與優(yōu)化
4.1 常規(guī)元胞三維仿真分析
4.2 方形元胞十字中心注入
4.3 三維元胞JFET摻雜優(yōu)化
4.3.1 JFET區(qū)縮短的影響
4.3.2 JFET區(qū)均勻摻雜優(yōu)化
4.3.3 JFET區(qū)調(diào)制摻雜優(yōu)化
4.4 本章小結(jié)
第五章 3.3kVSiCMOSFET終端設(shè)計與版圖實現(xiàn)
5.1 終端設(shè)計
5.1.1 結(jié)終端原理分析
5.1.2 場限環(huán)終端設(shè)計
5.2 SiCMOSFET工藝流程與版圖
5.3 本章小結(jié)
第六章 全文總結(jié)
致謝
參考文獻(xiàn)
攻讀碩士學(xué)位期間取得的成果
本文編號:3868583
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