高速ADC在無線通訊、高速數(shù)據(jù)采集、雷達(dá)等電子系統(tǒng)有著廣泛的應(yīng)用需求。高速ADC有多種架構(gòu),其中折疊插值A(chǔ)DC繼承了全并行ADC高速的特點(diǎn),減少了比較器和預(yù)放大器的數(shù)目,在一定程度上降低了功耗,適用于超高速應(yīng)用;Pipeline-SAR ADC克服了傳統(tǒng)SAR ADC速度較低的問題,實(shí)現(xiàn)高速的同時具有較低的功耗,是一種發(fā)展非常迅速的混合架構(gòu)高速ADC,這兩種高速ADC結(jié)構(gòu)是該領(lǐng)域的研究熱點(diǎn)。本文對高速ADC進(jìn)行研究與設(shè)計(jì),首先對一種單通道10位、800MS/s的高速折疊插值A(chǔ)DC進(jìn)行了研究:(1)對其中的關(guān)鍵電路,包括平均電阻網(wǎng)絡(luò)、折疊器、比較器等進(jìn)行分析與設(shè)計(jì);(2)對折疊器非理想效應(yīng)與邊界效應(yīng)進(jìn)行詳細(xì)分析,針對邊界效應(yīng)提出了三種解決方案:采用環(huán)形平均電阻網(wǎng)絡(luò)、增加冗余預(yù)放大器、設(shè)計(jì)新型邊界折疊器結(jié)構(gòu)。其次,對10位500MS/s的Pipeline-SAR ADC進(jìn)行了研究:(1)詳細(xì)分析了Pipeline-SAR ADC的系統(tǒng)級架構(gòu)的選取,基于ADC的功耗與線性度考慮,采用了兩級結(jié)構(gòu),并對每級精度進(jìn)行較優(yōu)選擇;(2)從采樣噪聲、電容匹配與線性度角度,對兩級SAR ADC中CDAC單...

【文章頁數(shù)】：96 頁

【學(xué)位級別】：碩士

【文章目錄】：
致謝
摘要
abstract
第一章 緒論
    1.1 研究背景與意義
    1.2 發(fā)展現(xiàn)狀
    1.3 論文的主要工作與結(jié)構(gòu)安排
第二章 ADC的性能參數(shù)及典型結(jié)構(gòu)
    2.1 ADC的性能參數(shù)
        2.1.1 靜態(tài)設(shè)計(jì)參數(shù)
        2.1.2 動態(tài)設(shè)計(jì)參數(shù)
    2.2 ADC的典型結(jié)構(gòu)
        2.2.1 全并行ADC
        2.2.2 折疊插值A(chǔ)DC
        2.2.3 Pipeline ADC
        2.2.4 逐次逼近型ADC
        2.2.5 流水線逐次逼近模數(shù)轉(zhuǎn)換器
    2.3 本章小結(jié)
第三章 折疊插值A(chǔ)DC關(guān)鍵電路的設(shè)計(jì)與仿真
    3.1 折疊插值A(chǔ)DC結(jié)構(gòu)
    3.2 電路整體的高速設(shè)計(jì)考慮
    3.3 環(huán)形平均電阻網(wǎng)絡(luò)的設(shè)計(jì)與邊界效應(yīng)的改善
        3.3.1 平均電阻網(wǎng)絡(luò)的設(shè)計(jì)
        3.3.2 邊界效應(yīng)的研究與改善
        3.3.3 仿真結(jié)果
    3.4 折疊器與插值電路的設(shè)計(jì)與仿真
        3.4.1 折疊技術(shù)原理
        3.4.2 減小邊界效應(yīng)的折疊器設(shè)計(jì)
        3.4.3 折疊器非理想效應(yīng)及解決方案
        3.4.5 仿真結(jié)果
    3.5 高速比較器的設(shè)計(jì)與仿真
        3.5.1 高速比較器的設(shè)計(jì)
        3.5.2 仿真結(jié)果
    3.6 整體電路仿真
    3.7 本章小結(jié)
第四章 流水線逐次逼近ADC的研究與設(shè)計(jì)
    4.1 流水線逐次逼近ADC的結(jié)構(gòu)選取
        4.1.1 流水線逐次逼近ADC級數(shù)確定
        4.1.2 第一級精度與功耗的關(guān)系
        4.1.3 第一級精度與線性度的關(guān)系
        4.1.4 速度與結(jié)構(gòu)的關(guān)系
        4.1.5 本文Pipeline-SAR ADC結(jié)構(gòu)
    4.2 兩級CDAC的研究與設(shè)計(jì)
        4.2.1 CDAC的結(jié)構(gòu)選擇
        4.2.2 第一級信號CDAC的設(shè)計(jì)
        4.2.3 第二級CDAC的設(shè)計(jì)
        4.2.4 DAC響應(yīng)速度考慮
    4.3 開關(guān)策略的選擇與開關(guān)設(shè)計(jì)
        4.3.1 電容陣列開關(guān)策略選擇
        4.3.2 開關(guān)的選擇
        4.3.3 電容陣列開關(guān)的設(shè)計(jì)
        4.3.4 仿真結(jié)果
    4.4 基于MATLAB的行為級建模與仿真
        4.4.1 關(guān)鍵電路的建模
        4.4.2 仿真結(jié)果
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 本文工作總結(jié)
    5.2 工作展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間的學(xué)術(shù)活動及成果情況



本文編號：3835976