隨著互聯(lián)網(wǎng)通信技術(shù)的發(fā)展,芯片之間或芯片與其它設(shè)備之間通過以太網(wǎng)接口組成復(fù)雜的網(wǎng)絡(luò)連接,數(shù)據(jù)在互聯(lián)網(wǎng)上的傳輸成為主要的通信方式,數(shù)據(jù)傳輸速率需求已達(dá)到萬兆級別。傳統(tǒng)的基于單片機(jī)作為核心處理器或者使用TCP協(xié)議以太網(wǎng)傳輸方式由于CPU數(shù)據(jù)處理能力和傳輸帶寬的限制,達(dá)不到高速數(shù)據(jù)傳輸?shù)臈l件。為提高數(shù)據(jù)傳輸?shù)耐ㄐ潘俾什⒃黾臃�(wěn)定性,本文在對高速串行數(shù)據(jù)傳輸技術(shù)研究的基礎(chǔ)上,設(shè)計(jì)并開發(fā)了基于FPGA的高速數(shù)據(jù)傳輸板,采用UDP協(xié)議來實(shí)現(xiàn)通信設(shè)備間的數(shù)據(jù)傳輸,使得數(shù)據(jù)傳輸速率快并且穩(wěn)定性高。具體工作如下:分析高速數(shù)據(jù)傳輸原理,在此基礎(chǔ)上進(jìn)行硬件電路設(shè)計(jì)與PCB布局布線,采用光收發(fā)一體模塊負(fù)責(zé)PC機(jī)或光交換機(jī)與高速數(shù)據(jù)傳輸板之間的數(shù)據(jù)傳輸,PCB板間采用GTX高速串行接口差分電路將數(shù)據(jù)傳輸?shù)紽PGA芯片,采用高速接口技術(shù)傳輸數(shù)據(jù),高精密的電源芯片對數(shù)據(jù)鏈提供供電保障,高精密時(shí)鐘芯片為數(shù)據(jù)采樣提供精確時(shí)鐘頻率,元器件芯片選取安全性高,穩(wěn)定性好的芯片,PCB布局遵循差分走線的原則,嚴(yán)格控制電磁對數(shù)據(jù)信號的干擾。研究集成IP核和FPGA芯片結(jié)合的方法,實(shí)現(xiàn)以太網(wǎng)幀數(shù)據(jù)與外圍通信設(shè)備之間的數(shù)據(jù)收發(fā),建立MA...

【文章頁數(shù)】：66 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 緒論
    1.1 研究背景與意義
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 高速數(shù)據(jù)傳輸板的研究現(xiàn)狀
        1.2.2 UDP協(xié)議研究現(xiàn)狀
    1.3 論文主要工作及章節(jié)安排
        1.3.1 論文研究的主要內(nèi)容
        1.3.2 論文的章節(jié)安排
第二章 設(shè)計(jì)相關(guān)技術(shù)概述
    2.1 FPGA高速數(shù)據(jù)串行傳輸技術(shù)
    2.2 FPGA設(shè)計(jì)開發(fā)技術(shù)
        2.2.1 FPGA開發(fā)流程
        2.2.2 Xilinx的Kintex-7系列簡介
    2.3 UDP/IP協(xié)議棧基礎(chǔ)
        2.3.1 協(xié)議棧體系結(jié)構(gòu)分析
        2.3.2 UDP/IP協(xié)議通信原理
        2.3.3 UDP與TCP協(xié)議的比較
    2.4 本章小結(jié)
第三章 高速數(shù)據(jù)傳輸板設(shè)計(jì)與開發(fā)
    3.1 可行性與需求分析
        3.1.1 可行性分析
        3.1.2 功能性需求
        3.1.3 非功能性需求
    3.2 板總體方案設(shè)計(jì)
        3.2.1 硬件方案設(shè)計(jì)與技術(shù)指標(biāo)
        3.2.2 邏輯方案設(shè)計(jì)
    3.3 硬件電路實(shí)現(xiàn)
        3.3.1 高速接口技術(shù)在串行數(shù)據(jù)傳輸電路上的實(shí)現(xiàn)
        3.3.2 高速數(shù)據(jù)信號鏈的電源供電電路
        3.3.3 其它模塊電路
    3.4 FPGA邏輯實(shí)現(xiàn)
        3.4.1 鏈路層實(shí)現(xiàn)
        3.4.2 網(wǎng)絡(luò)層實(shí)現(xiàn)
        3.4.3 傳輸層實(shí)現(xiàn)
    3.5 FPGA IP核應(yīng)用
        3.5.1 萬兆以太網(wǎng)協(xié)議10GBASE-RIP核應(yīng)用
        3.5.2 FPGA緩存FIFO IP核應(yīng)用
    3.6 本章小結(jié)
第四章 仿真實(shí)驗(yàn)及結(jié)果分析
    4.1 測試驗(yàn)證方案設(shè)計(jì)
    4.2 板硬件測試
    4.3 FPGA軟件測試
        4.3.1 FPGA仿真環(huán)境搭建
        4.3.2 FPGA邏輯仿真
    4.4 與其它傳輸板性能比較
    4.5 本章小結(jié)
第五章 結(jié)論
    5.1 論文總結(jié)
    5.2 工作展望
參考文獻(xiàn)
攻讀碩士期間發(fā)表的論文和參加的科研項(xiàng)目
致謝



本文編號：3772981