隨著智能時代的到來,芯片功能越來越復(fù)雜,時鐘頻率越來越高,設(shè)計規(guī)模越來越大,對集成電路的設(shè)計提出了新的挑戰(zhàn)。只有滿足時序約束,才能實現(xiàn)正確的芯片功能,所以芯片的時序檢查工作就顯得至關(guān)重要,同時正確有效的時序優(yōu)化方法也是芯片設(shè)計的重點。本文基于UMC 28nm工藝條件下對MCU芯片內(nèi)部模塊進行物理設(shè)計,模塊規(guī)模達到1200萬門,并通過EDA工具PrimeTime進行靜態(tài)時序分析(Static Timing Analysis,STA),并通過工程更改命令(Engineering Change Order,ECO)完成時序優(yōu)化。為了使芯片滿足多種約束條件和工作環(huán)境,采用多端角多模式(Multi-Mode Multi-Corner,MMMC)分析方式,本次設(shè)計中使用多種工藝、電壓、溫度(Process Voltage Temperature,PVT)工作環(huán)境和三種約束條件,共構(gòu)成了 18中分析模式。本文設(shè)計中片上誤差(On-Chip Violation,OCV)系數(shù)高達18%,對于高頻率時鐘的芯片設(shè)計,會引起很多時序違例。對于在延遲計算時公共路徑延遲過于悲觀而導(dǎo)致時序違例,采用去除悲觀公共路徑...

【文章頁數(shù)】：80 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
Abstract
第一章 概述
    1.1 研究背景和意義
    1.2 靜態(tài)時序分析的特點
        1.2.1 數(shù)字集成電路設(shè)計流程
        1.2.2 靜態(tài)時序分析的優(yōu)勢
    1.3 論文主要內(nèi)容和結(jié)構(gòu)
第二章 靜態(tài)時序分析的基本理論
    2.1 標(biāo)準(zhǔn)單元庫
        2.1.1 CMOS邏輯電路
        2.1.2 標(biāo)準(zhǔn)單元庫
    2.2 路徑延時的計算
        2.2.1 器件延遲
        2.2.2 互連線延遲
    2.3 靜態(tài)時序分析基本概念
        2.3.1 時鐘特性
        2.3.2 時序驗證條件分析
        2.3.3 建立/保持時間
    2.4 本章小結(jié)
第三章 基于UMC 28nm的靜態(tài)時序分析環(huán)境
    3.1 時序分析數(shù)據(jù)準(zhǔn)備
    3.2 多端角多模式(MMMC)驗證環(huán)境
        3.2.1 MMMC分析情景構(gòu)成
        3.2.2 分析模式
    3.3 其他驗證環(huán)境因素
        3.3.1 時序分析的設(shè)計規(guī)則檢查
        3.3.2 時序分析與功耗分析
        3.3.3 時序分析與信號完整性分析
    3.4 時序路徑與時序分析
    3.5 信號完整性分析
    3.6 本章小結(jié)
第四章 靜態(tài)時序分析優(yōu)化方法
    4.1 時序優(yōu)化方案
    4.2 ECO流程
        4.2.1 Pre-mask ECO方法
        4.2.2 Post-mask ECO方法
    4.3 本章小結(jié)
第五章 時序結(jié)果分析與優(yōu)化
    5.1 時序結(jié)果
        5.1.1 Transition違例與優(yōu)化
        5.1.2 Fanout和Capacitance違例與優(yōu)化
    5.2 Setup和Hold違例與優(yōu)化
        5.2.1 Setup違例與優(yōu)化
        5.2.2 Hold違例以及優(yōu)化
        5.2.3 Setup和Hold違例競爭優(yōu)化
    5.3 PT與Innovus時序報告分析
    5.4 功耗優(yōu)化對時序優(yōu)化的影響
    5.5 時序收斂的特殊設(shè)置
    5.6 本章小結(jié)
第六章 總結(jié)與展望
    6.1 總結(jié)
    6.2 展望
參考文獻
發(fā)表論文和參加科研情況
致謝



本文編號：3737978