便攜設(shè)備的使用離不開(kāi)集成電路（IC）工藝和半導(dǎo)體技術(shù)的發(fā)展。模擬集成電路滿足精度的前提下,降低供電電壓并不意味著低功耗,因此極低電壓與極低功耗一直都是模擬集成電路設(shè)計(jì)的挑戰(zhàn)。作為模擬信號(hào)與數(shù)字信號(hào)之間轉(zhuǎn)換的橋梁,模數(shù)轉(zhuǎn)換器（analog-to-digital converter,ADC）也必須實(shí)現(xiàn)低壓、低功耗。而逐次逼近型（successive approximation register）模數(shù)轉(zhuǎn)換器（SAR ADC）能在8-12bits精度和1KS/s-100MS/s速度之間實(shí)現(xiàn)折中,同時(shí)具備功耗以及面積等方面的優(yōu)勢(shì),其應(yīng)用更為廣泛。本文目標(biāo)是設(shè)計(jì)一款應(yīng)用在無(wú)線傳感器網(wǎng)絡(luò)芯片中的低壓低功耗的SAR ADC。本文對(duì)ADC的原理進(jìn)行分析,通過(guò)對(duì)工業(yè)界幾種主流的ADC的介紹和對(duì)比,提出了SAR ADC設(shè)計(jì)指標(biāo),基于功耗,速度與線性度考慮確定每個(gè)模塊采用的電路拓?fù)浣Y(jié)構(gòu),分析了電路的非理想因素,最后,仿真驗(yàn)證了所設(shè)計(jì)SAR ADC的優(yōu)勢(shì)。本文提出了幾個(gè)關(guān)鍵技術(shù)。采樣保持開(kāi)關(guān)通過(guò)柵壓自舉技術(shù)來(lái)提高電路的線性度,DAC電容網(wǎng)絡(luò)采用全差分結(jié)構(gòu)來(lái)增加匹配度,提高系統(tǒng)精度,采用動(dòng)態(tài)鎖存比較器來(lái)減小噪聲與... 

【文章頁(yè)數(shù)】：94 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 課題研究背景及意義
    1.2 SARADC的發(fā)展以及研究現(xiàn)狀
        1.2.1 SARADC的發(fā)展
        1.2.2 國(guó)內(nèi)外研究現(xiàn)狀
    1.3 課題研究?jī)?nèi)容及論文結(jié)構(gòu)
第二章 SAR ADC的關(guān)鍵技術(shù)
    2.1 SARADC的性能參數(shù)
        2.1.1 靜態(tài)性能參數(shù)
        2.1.2 動(dòng)態(tài)性能參數(shù)
    2.2 采樣保持開(kāi)關(guān)
        2.2.1 MOS開(kāi)關(guān)管的非理想因素
        2.2.2 柵壓自舉技術(shù)
    2.3 DAC電容網(wǎng)絡(luò)
        2.3.1 電荷再分配式DAC
        2.3.2 電容轉(zhuǎn)換能耗分析
        2.3.3 電容轉(zhuǎn)換方案
    2.4 比較器的設(shè)計(jì)
        2.4.1 動(dòng)態(tài)比較器
        2.4.2 動(dòng)態(tài)比較器的噪聲與失調(diào)
    2.5 SAR控制邏輯的設(shè)計(jì)
        2.5.1 靜態(tài)SAR控制邏輯
        2.5.2 動(dòng)態(tài)SAR控制邏輯
    2.6 小結(jié)
第三章 低壓低功耗10位10-KS/s SAR ADC設(shè)計(jì)與仿真
    3.1 DAC開(kāi)關(guān)時(shí)序設(shè)計(jì)
        3.1.1 開(kāi)關(guān)時(shí)序分析
        3.1.2 平均開(kāi)關(guān)能量
        3.1.3 線性度
    3.2 比較器設(shè)計(jì)
        3.2.1 比較器失調(diào)分析
        3.2.2 比較器延時(shí)分析
    3.3 基準(zhǔn)源設(shè)計(jì)
    3.4 采樣開(kāi)關(guān)設(shè)計(jì)
    3.5 連接開(kāi)關(guān)設(shè)計(jì)
    3.6 動(dòng)態(tài)邏輯電路設(shè)計(jì)
    3.7 整體電路的仿真分析
    3.8 小結(jié)
第四章 SARADC的版圖設(shè)計(jì)與后仿真
    4.1 DAC電容陣列版圖設(shè)計(jì)
    4.2 比較器單元版圖設(shè)計(jì)
    4.3 開(kāi)關(guān)版圖設(shè)計(jì)
    4.4 動(dòng)態(tài)邏輯電路版圖設(shè)計(jì)
    4.5 整體電路版圖設(shè)計(jì)
    4.6 小結(jié)
第五章 總結(jié)與展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
[1]A single-channel 10-bit 160 MS/s SAR ADC in 65 nm CMOS[J]. 盧宇瀟,孫麓,李哲,周健軍.  Journal of Semiconductors. 2014(04)
[2]無(wú)線傳感器網(wǎng)絡(luò)應(yīng)用及研究現(xiàn)狀[J]. 周雅琴,譚定忠.  傳感器世界. 2009(05)
[3]SAR A/D轉(zhuǎn)換器中電容失配問(wèn)題的分析[J]. 周文婷,李章全.  微電子學(xué). 2007(02)
[4]模擬/數(shù)字轉(zhuǎn)換技術(shù)及其發(fā)展趨勢(shì)[J]. 王晶.  微電子學(xué). 2005(03)
[5]18位逐次逼近型A/D變換器AD7641[J]. 戴維德.  電子世界. 2005(03)

博士論文
[1]16位高速CMOS流水線模數(shù)轉(zhuǎn)換器關(guān)鍵技術(shù)研究[D]. 趙磊.西安電子科技大學(xué) 2013

碩士論文
[1]納米級(jí)低功耗SAR A/D轉(zhuǎn)換器設(shè)計(jì)研究[D]. 肖余.西安電子科技大學(xué) 2014
[2]基于終端電容復(fù)用開(kāi)關(guān)策略的11位逐次逼近型ADC的研究與設(shè)計(jì)[D]. 秦琳.浙江大學(xué) 2012
[3]基于0.35um混合信號(hào)CMOS工藝的12位、100ksps SAR ADC的設(shè)計(jì)與實(shí)現(xiàn)[D]. 王興意.國(guó)防科學(xué)技術(shù)大學(xué) 2010



本文編號(hào)：3721475