本文關(guān)鍵詞：符合PCIe2.0規(guī)范的時鐘數(shù)據(jù)恢復(fù)電路設(shè)計，，由筆耕文化傳播整理發(fā)布。

【摘要】：在信息技術(shù)不斷發(fā)展以及“大數(shù)據(jù)”概念廣泛應(yīng)用的背景下,芯片與芯片之間的信息傳輸量越來越大。傳統(tǒng)的并行接口受到芯片封裝、信道串?dāng)_和板級互連等因素的制約,已經(jīng)無法滿足需求。高速串行接口逐漸代替?zhèn)鹘y(tǒng)的并行接口成為主流發(fā)展趨勢。PCIe協(xié)議作為一種最熱門的高速串行傳輸技術(shù)的協(xié)議規(guī)范,已經(jīng)得到了廣泛的認可,并且朝著更高的數(shù)據(jù)率發(fā)展。時鐘數(shù)據(jù)恢復(fù)電路作為PCIe協(xié)議中描述的物理層中的核心電路,負責(zé)從接收機前端接收到的串行數(shù)據(jù)中恢復(fù)出時鐘信號,并利用該恢復(fù)時鐘重新定時接收到的串行數(shù)據(jù),從而降低串行傳輸數(shù)據(jù)在信道傳輸過程中引入的抖動,提高通信質(zhì)量。本文基于TSMC 40nm CMOS工藝,采用“自頂向下”的電路設(shè)計思想,設(shè)計了一款符合PCIe2.0協(xié)議規(guī)范的時鐘數(shù)據(jù)恢復(fù)電路。本文的主要工作有：1.在對時鐘數(shù)據(jù)恢復(fù)電路的工作原理分析以及幾種常見的典型結(jié)構(gòu)的對比基礎(chǔ)上,對傳統(tǒng)的相位差值型的時鐘數(shù)據(jù)恢復(fù)電路提出改進,加入了頻數(shù)可選的分頻器以滿足PCIe2.0協(xié)議規(guī)范描述的兩種數(shù)據(jù)率(5Gbps和2.5Gbps)工作模式。2.對本文改進的時鐘數(shù)據(jù)恢復(fù)電路結(jié)構(gòu)進行相位域線性建模,然后利用Simulink仿真,選取合適的傳遞函級參數(shù)。3.基于TSMC 40nm CMOS工藝,設(shè)計符合PCIe2.0協(xié)議規(guī)范的時鐘數(shù)據(jù)恢復(fù)電路。鑒相器選擇的是半速率的二進制鑒相器,環(huán)路濾波器選用的是比例積分型的數(shù)字環(huán)路濾波器,數(shù)字到相位轉(zhuǎn)換模塊采用的是“四邊形”近似的方法,其主要模塊包括電流舵型數(shù)模轉(zhuǎn)換器和四路正交開關(guān)跨導(dǎo)混頻器。4.對相位差值電路進行詳細的理論分析,在原有的開關(guān)跨導(dǎo)混頻器基礎(chǔ)上,設(shè)計一種四路正交開關(guān)跨導(dǎo)混頻器,用于相位差值器。5.在TSMC 40nm CMOS工藝基礎(chǔ)上,設(shè)計符合PCIe2.0協(xié)議規(guī)范的時鐘數(shù)據(jù)恢復(fù)電路版圖,并給出其后仿結(jié)果。本文設(shè)計的CDR電路的版圖面積為199.4μm*97.1μm。后仿結(jié)果表明,在輸入數(shù)據(jù)率為5Gbps的7階偽隨機序列的情況下,在TT工藝角下鎖定時間為0.91μs,恢復(fù)數(shù)據(jù)的抖動峰峰值為14.88ps,功耗為11.24mW,;在輸入數(shù)據(jù)率為2.5Gbps的7階偽隨機序列的情況下,在TT工藝角下鎖定時間為1.53μs,恢復(fù)數(shù)據(jù)的抖動峰峰值為37.13ps,功耗為6.36 mW。滿足設(shè)計要求。
【關(guān)鍵詞】：PCIe2.0 高速串行接口 時鐘數(shù)據(jù)恢復(fù) 相位差值器
【學(xué)位授予單位】：中國科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN432
【目錄】：

• 摘要5-9
• 第1章 緒論9-13
• 1.1 課題背景及研究意義9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-12
• 1.3 論文的主要內(nèi)容和章節(jié)安排12-13
• 第2章 時鐘數(shù)據(jù)恢復(fù)(CDR)電路概述13-28
• 2.1 CDR電路的基本原理13-14
• 2.2 典型CDR電路結(jié)構(gòu)14-24
• 2.2.1 鎖相環(huán)(PLL)型CDR15-18
• 2.2.2 延遲鎖相環(huán)(DLL)型CDR18-19
• 2.2.3 相位插值(PI)型CDR19-20
• 2.2.4 注入鎖定型CDR20
• 2.2.5 過采樣型CDR20-21
• 2.2.6 門控振蕩型CDR21-22
• 2.2.7 高Q值的帶通濾波器型CDR22-23
• 2.2.8 各種結(jié)構(gòu)對比23-24
• 2.3 CDR電路關(guān)鍵性能指標(biāo)24-28
• 2.3.1 信噪比25
• 2.3.2 抖動25-26
• 2.3.3 誤碼率和眼圖26-28
• 第3章 符合PCIe2.0的CDR行為級建模28-50
• 3.1 電路結(jié)構(gòu)改進28-31
• 3.2 行為級建模31-37
• 3.2.1 BBPD線性建模32-34
• 3.2.2 數(shù)字環(huán)路濾波器(DLF)線性建模34-36
• 3.2.3 數(shù)相轉(zhuǎn)換器(DPC)線性建模36-37
• 3.3 傳遞函數(shù)推導(dǎo)37-42
• 3.3.1 閉環(huán)傳遞函數(shù)37-41
• 3.3.2 抖動容限函數(shù)41-42
• 3.4 Simulink仿真42-50
• 3.4.1 閉環(huán)傳遞函數(shù)仿真43-46
• 3.4.2 抖動容限函數(shù)仿真46-47
• 3.4.3 鎖定時間仿真47-50
• 第4章 符合PCIe2.0的CDR電路設(shè)計50-87
• 4.1 半速率BBPD電路設(shè)計51-64
• 4.1.1 采樣器54-59
• 4.1.2 對齊模塊59-60
• 4.1.3 邏輯組合電路模塊60-61
• 4.1.4 BBPD整體仿真61-64
• 4.2 數(shù)字環(huán)路濾波器(DLF)電路設(shè)計64-72
• 4.2.1 多數(shù)表決(MV)電路65-67
• 4.2.2 比例積分型濾波器及積分器67-71
• 4.2.3 數(shù)字環(huán)路濾波器整體仿真71-72
• 4.3 數(shù)相轉(zhuǎn)換器(DPC)電路設(shè)計72-82
• 4.3.1 電流舵DAC75-78
• 4.3.2 四路正交開關(guān)跨導(dǎo)混頻器78-80
• 4.3.3 數(shù)相轉(zhuǎn)換器(DPC)整體仿真80-82
• 4.4 頻數(shù)可選分頻器電路設(shè)計82-83
• 4.5 CDR整體電路前仿83-87
• 第5章 CDR版圖設(shè)計及后仿87-95
• 5.1 集成電路版圖設(shè)計基本知識87-89
• 5.1.1 噪聲考慮87-88
• 5.1.2 串?dāng)_效應(yīng)88
• 5.1.3 天線效應(yīng)88-89
• 5.1.4 匹配89
• 5.2 CDR版圖設(shè)計89-90
• 5.3 后仿結(jié)果90-95
• 第6章 總結(jié)與展望95-97
• 6.1 總結(jié)95-96
• 6.2 展望96-97
• 參考文獻97-101
• 致謝101-103
• 攻讀碩士期間取得的研究成果103

【參考文獻】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前2條

1 田永剛;多通道高速時鐘數(shù)據(jù)恢復(fù)電路設(shè)計[D];電子科技大學(xué);2015年

2 蔡偉鵬;應(yīng)用于1394b物理層實現(xiàn)的時鐘數(shù)據(jù)恢復(fù)電路的研究和設(shè)計[D];北京交通大學(xué);2014年

  本文關(guān)鍵詞：符合PCIe2.0規(guī)范的時鐘數(shù)據(jù)恢復(fù)電路設(shè)計，由筆耕文化傳播整理發(fā)布。

本文編號：369074