隨著集成電路工藝技術的不斷發(fā)展,工藝尺寸已從微米級邁入納米級別,數(shù)字系統(tǒng)的規(guī)模不斷增長,芯片的集成度不斷提高,芯片間通信速度要求也越來越高,高速數(shù)據(jù)傳輸已成為當今研究的重點和熱點。在未來的半導體行業(yè)中,高速串行/解串電路（Serializer/De-serializer,Ser Des）將有廣闊的發(fā)展舞臺。本文首先分析研究了當前主流Ser Des電路的體系架構,包括基于并行時鐘、嵌入時鐘、位交錯和8B/10B編解碼的Ser Des電路,重點研究了8B/10B編解碼Ser Des電路的架構,并對其核心關鍵模塊—包括電荷泵鎖相環(huán)電路（PLL）和時鐘數(shù)據(jù)恢復電路（CDR）進行了分析設計。鎖相環(huán)電路包括低通濾波器、壓控振蕩器、電荷泵和鑒頻鑒相器等模塊。時鐘數(shù)據(jù)恢復電路包括頻率鎖定環(huán)路和相位鎖定環(huán)路,頻率鎖定環(huán)路采用鎖相環(huán)電路（PLL）,相位鎖定環(huán)路包括相位插值電路、鑒相器、移位寄存器以及相位選擇電路等數(shù)字模塊電路。采用TSMC的0.13μm標準CMOS工藝,本文最終設計并實現(xiàn)了一款Ser Des電路,版圖面積為2433um*2505um,實測結果顯示該Ser Des電路可實現(xiàn)1.6-2.5Gb... 

【文章來源】：中國運載火箭技術研究院北京市

【文章頁數(shù)】：75 頁

【學位級別】：碩士

【部分圖文】：

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圖 3.9 電荷泵充放電直流分析表 3.3 輸出電壓范圍 ICPVmin Vm167.5uA 1.66v 1.7125uA 1.65v 1.790.8uA 1.63v 1.7

圖 3.9 電荷泵充放電直流分析表 3.3 輸出電壓范圍 ICPVmin Vmax167.5uA 1.66v 1.72v125uA 1.65v 1.74v90.8uA 1.63v 1.76v

【參考文獻】：
期刊論文
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碩士論文
[1]10G SerDes中高速鎖相環(huán)的設計與研究[D]. 婁佳寧.電子科技大學 2013
[2]基于SerDes芯片8b/10b編解碼電路的設計及驗證[D]. 沈競宇.電子科技大學 2011
[3]基于8b/10b編碼技術的SerDes接口電路設計[D]. 李永乾.電子科技大學 2010
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本文編號：3636407