隨著集成電路工藝技術(shù)的不斷發(fā)展,工藝尺寸已從微米級(jí)邁入納米級(jí)別,數(shù)字系統(tǒng)的規(guī)模不斷增長(zhǎng),芯片的集成度不斷提高,芯片間通信速度要求也越來越高,高速數(shù)據(jù)傳輸已成為當(dāng)今研究的重點(diǎn)和熱點(diǎn)。在未來的半導(dǎo)體行業(yè)中,高速串行/解串電路（Serializer/De-serializer,Ser Des）將有廣闊的發(fā)展舞臺(tái)。本文首先分析研究了當(dāng)前主流Ser Des電路的體系架構(gòu),包括基于并行時(shí)鐘、嵌入時(shí)鐘、位交錯(cuò)和8B/10B編解碼的Ser Des電路,重點(diǎn)研究了8B/10B編解碼Ser Des電路的架構(gòu),并對(duì)其核心關(guān)鍵模塊—包括電荷泵鎖相環(huán)電路（PLL）和時(shí)鐘數(shù)據(jù)恢復(fù)電路（CDR）進(jìn)行了分析設(shè)計(jì)。鎖相環(huán)電路包括低通濾波器、壓控振蕩器、電荷泵和鑒頻鑒相器等模塊。時(shí)鐘數(shù)據(jù)恢復(fù)電路包括頻率鎖定環(huán)路和相位鎖定環(huán)路,頻率鎖定環(huán)路采用鎖相環(huán)電路（PLL）,相位鎖定環(huán)路包括相位插值電路、鑒相器、移位寄存器以及相位選擇電路等數(shù)字模塊電路。采用TSMC的0.13μm標(biāo)準(zhǔn)CMOS工藝,本文最終設(shè)計(jì)并實(shí)現(xiàn)了一款Ser Des電路,版圖面積為2433um*2505um,實(shí)測(cè)結(jié)果顯示該Ser Des電路可實(shí)現(xiàn)1.6-2.5Gb... 

【文章來源】：中國(guó)運(yùn)載火箭技術(shù)研究院北京市

【文章頁(yè)數(shù)】：75 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

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圖 3.9 電荷泵充放電直流分析表 3.3 輸出電壓范圍 ICPVmin Vm167.5uA 1.66v 1.7125uA 1.65v 1.790.8uA 1.63v 1.7

圖 3.9 電荷泵充放電直流分析表 3.3 輸出電壓范圍 ICPVmin Vmax167.5uA 1.66v 1.72v125uA 1.65v 1.74v90.8uA 1.63v 1.76v

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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本文編號(hào)：3636407