發(fā)布時間：2022-02-12 17:44

　　隨著集成電路的飛速發(fā)展,芯片的規(guī)模不斷增大,復(fù)雜度不斷提高,驗證的難度、工作量和重要性也隨之急劇增加。驗證貫穿整個芯片設(shè)計流程,一般情況下,其工作量占到整個設(shè)計研發(fā)過程的70%-80%,成為了影響芯片上市時間和研發(fā)費用的關(guān)鍵因素。數(shù)字IC芯片驗證主要分為數(shù)字前端的功能驗證和數(shù)字后端的時序驗證。本文主要研究的是數(shù)字IC驗證中的核心——前端功能驗證。論文分析當(dāng)前主流的驗證語言SystemVerilog和驗證方法UVM（Universal Verification Methodology）,并對SystemVerilog的優(yōu)勢以及UVM類庫地圖、樹形結(jié)構(gòu)和一些重要機(jī)制進(jìn)行研究。以SMBus接口為研究對象,對SMBus總線協(xié)議進(jìn)行分析,總結(jié)SMBus總線的基本特征和傳輸方式。通過對SMBus接口設(shè)計需求的分析,設(shè)計SMBus接口整體結(jié)構(gòu),用Verilog完成SMBus接口的設(shè)計并對內(nèi)部各模塊進(jìn)行分析說明。根據(jù)需求分析與UVM驗證方法設(shè)計SMBus接口驗證平臺整體結(jié)構(gòu),并確定各組件功能。用SystemVerilog驗證語言和UVM驗證方法以分層次的方式編寫SMBus驗證平臺中的各個驗證組件,主要... 

【文章來源】：西安電子科技大學(xué)陜西省211工程院校教育部直屬院校

【文章頁數(shù)】：98 頁

【學(xué)位級別】：碩士

【部分圖文】：

UVM中phase的執(zhí)行順序圖中一共有21種phase，其中白色的8種phase是不消耗仿真時間的function

(b) 寫字協(xié)議圖3.4 SMBus 總線寫字/字節(jié)不帶 PEC 協(xié)議(a) 寫字節(jié)協(xié)議(b) 寫字協(xié)議圖3.5 SMBus 總線寫字/字節(jié)帶 PEC 協(xié)議2．讀字/字節(jié)(read byte/word)圖 3.6 和 3.7 分別為不帶和帶 PEC 的讀字/字節(jié)協(xié)議，與寫傳輸相比讀傳輸相對復(fù)

18(b) 寫字協(xié)議圖3.5 SMBus 總線寫字/字節(jié)帶 PEC 協(xié)議．讀字/字節(jié)(read byte/word) 3.6 和 3.7 分別為不帶和帶 PEC 的讀字/字節(jié)協(xié)議，與寫傳輸相比讀傳輸。如圖所示，進(jìn)行讀字/字節(jié)傳輸時，主設(shè)備在啟動開始條件后，首先備的 7bit 地址和 1bit 數(shù)據(jù)傳輸方向位 Wr(0)，表示接下來進(jìn)行的是主設(shè)傳輸，從設(shè)備響應(yīng)后主設(shè)備向從設(shè)備寫入一個命令代碼字節(jié)。從設(shè)備響起重復(fù)的啟動條件（在沒有停止條件時重新發(fā)起一個開始條件），以滿向變化的要求。重復(fù)的開始條件之后主設(shè)備再次發(fā)送從設(shè)備的 7bit 地址向位 Rd(1)，表示接下來進(jìn)行從設(shè)備到主設(shè)備的傳輸。之后從設(shè)備返回節(jié)的數(shù)據(jù)，每接收到一個字節(jié)，主設(shè)備都做出響應(yīng)。需要注意：在重復(fù)沒有停止條件，并且最后的 NACK(N)表示主設(shè)備不再響應(yīng)，讀取數(shù)據(jù)

【參考文獻(xiàn)】：
期刊論文
[1]基于VCS的固存壞塊仿真系統(tǒng)設(shè)計與應(yīng)用[J]. 劉國斌,祝周榮,寧靜,劉攀,陳恩耀.  計算機(jī)測量與控制. 2018(04)
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碩士論文
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[2]基于多核片上系統(tǒng)的自動驗證平臺關(guān)鍵技術(shù)研究[D]. 姜勇.西安電子科技大學(xué) 2012
[3]基于System Verilog的FC-AE接口芯片的功能驗證[D]. 饒全林.電子科技大學(xué) 2011
[4]基于System Verilog的功能驗證方法研究[D]. 程剛.華南理工大學(xué) 2010
[5]SoC片上總線的研究[D]. 楊帆.西北工業(yè)大學(xué) 2004



本文編號：3622158