基于PXI的LVDS高速通信板卡設(shè)計(jì)
發(fā)布時(shí)間：2022-01-25 16:12
針對(duì)采集系統(tǒng)與計(jì)算機(jī)的高速數(shù)據(jù)傳輸問(wèn)題,設(shè)計(jì)了基于PXI接口的通信板卡。板卡以FPGA為控制核心,控制LVDS進(jìn)行數(shù)據(jù)采集,將數(shù)據(jù)通過(guò)PXI接口發(fā)送給計(jì)算機(jī),通過(guò)WDM驅(qū)動(dòng)結(jié)構(gòu)完成PXI總線連接到計(jì)算機(jī)的軟件接口,并編寫(xiě)上位機(jī)程序?qū)Π蹇ㄟM(jìn)行測(cè)速。不同于傳統(tǒng)數(shù)據(jù)采集卡,沒(méi)有采用專用的PCI芯片,單獨(dú)以FPGA來(lái)實(shí)現(xiàn)PXI接口。測(cè)試證明,設(shè)計(jì)的通信板卡可以實(shí)現(xiàn)高速數(shù)據(jù)采集功能,速度可達(dá)107 MB/s,在節(jié)約成本的同時(shí)加快了PXI板卡的開(kāi)發(fā)周期。
【文章來(lái)源】：儀表技術(shù)與傳感器. 2020,(05)北大核心CSCD
【文章頁(yè)數(shù)】：4 頁(yè)
【部分圖文】：
LVDS接受端電路設(shè)計(jì)圖
PXI接口
S1狀態(tài)是PXI設(shè)備的初始狀態(tài),如果FRAME=1或者IRDY=0,一直保持該空閑狀態(tài)。當(dāng)FRAME=0和IRDY=1,S1進(jìn)入S2狀態(tài) 即是地址過(guò)渡狀態(tài),開(kāi)始進(jìn)行地址周期,主要是對(duì)地址,命令和FRAME進(jìn)行判斷。主設(shè)備IRDY低電平表明準(zhǔn)備接收發(fā)來(lái)的第1個(gè)數(shù)據(jù)項(xiàng)。當(dāng)主設(shè)備IRDY和FRAME同時(shí)低電平且DEVSEL=1時(shí),表明它已經(jīng)完成交易的第一個(gè)數(shù)據(jù)段并且進(jìn)入S4狀態(tài)。如果IRDY和FRAME沒(méi)有同時(shí)為低,一直維持S2狀態(tài)。如果信號(hào)DEVSEL=0進(jìn)入S3狀態(tài),表示主設(shè)備不進(jìn)行采樣操作,同時(shí)目標(biāo)還沒(méi)有聲明交易,即總線訪問(wèn)的地址沒(méi)有命中,處于總線忙狀態(tài)。IRDY和TRDY同時(shí)低電平,表明數(shù)據(jù)是完整,成功地讀取了第一個(gè)(且唯一的)數(shù)據(jù)項(xiàng)。在狀態(tài)S4的時(shí)候 如果FRAME變低,開(kāi)始進(jìn)入停止?fàn)顟B(tài),在S3狀態(tài)時(shí),如果FRAME變低,開(kāi)始進(jìn)入停止?fàn)顟B(tài)。3.2 PXI讀寫(xiě)時(shí)序仿真結(jié)果
【參考文獻(xiàn)】：
期刊論文
[1]基于雙通信接口的多通道信號(hào)源設(shè)計(jì)[J]. 樊劉華,彭旭鋒,張躍林,張會(huì)新. 電子器件. 2017(04)
[2]基于PXI總線的A/D數(shù)據(jù)采集模塊設(shè)計(jì)[J]. 張鵬飛,馮春陽(yáng),王瑋,胡江峰. 電子技術(shù)應(yīng)用. 2012(11)
[3]基于LVDS總線的高速長(zhǎng)距數(shù)據(jù)傳輸?shù)脑O(shè)計(jì)[J]. 薛隆全,文豐,張時(shí)華. 電子設(shè)計(jì)工程. 2009(02)
[4]10位BLVDS串化器DS92LV1023和解串器DS92LV1224的原理及應(yīng)用[J]. 來(lái)衛(wèi)國(guó). 國(guó)外電子元器件. 2002(08)
碩士論文
[1]基于PXI總線的高速圖像采集模塊的設(shè)計(jì)與實(shí)現(xiàn)[D]. 楊文豪.中北大學(xué) 2017
[2]基于PXI總線的模數(shù)轉(zhuǎn)換模塊設(shè)計(jì)與實(shí)現(xiàn)[D]. 閔亞軍.電子科技大學(xué) 2017
[3]基于FPGA開(kāi)發(fā)的CPCI總線多功能卡及WDM驅(qū)動(dòng)程序設(shè)計(jì)與實(shí)現(xiàn)[D]. 方明.上海交通大學(xué) 2009
[4]PXI總線高速數(shù)據(jù)采集模塊研制[D]. 代云啟.桂林電子科技大學(xué) 2009
[5]PXI總線接口的設(shè)計(jì)與應(yīng)用[D]. 郭凡.華中科技大學(xué) 2009
[6]基于FPGA的PCI接口設(shè)計(jì)[D]. 孟慶輝.哈爾濱工業(yè)大學(xué) 2006
本文編號(hào)：3608843
【文章來(lái)源】：儀表技術(shù)與傳感器. 2020,(05)北大核心CSCD
【文章頁(yè)數(shù)】：4 頁(yè)
【部分圖文】：
LVDS接受端電路設(shè)計(jì)圖
PXI接口
S1狀態(tài)是PXI設(shè)備的初始狀態(tài),如果FRAME=1或者IRDY=0,一直保持該空閑狀態(tài)。當(dāng)FRAME=0和IRDY=1,S1進(jìn)入S2狀態(tài) 即是地址過(guò)渡狀態(tài),開(kāi)始進(jìn)行地址周期,主要是對(duì)地址,命令和FRAME進(jìn)行判斷。主設(shè)備IRDY低電平表明準(zhǔn)備接收發(fā)來(lái)的第1個(gè)數(shù)據(jù)項(xiàng)。當(dāng)主設(shè)備IRDY和FRAME同時(shí)低電平且DEVSEL=1時(shí),表明它已經(jīng)完成交易的第一個(gè)數(shù)據(jù)段并且進(jìn)入S4狀態(tài)。如果IRDY和FRAME沒(méi)有同時(shí)為低,一直維持S2狀態(tài)。如果信號(hào)DEVSEL=0進(jìn)入S3狀態(tài),表示主設(shè)備不進(jìn)行采樣操作,同時(shí)目標(biāo)還沒(méi)有聲明交易,即總線訪問(wèn)的地址沒(méi)有命中,處于總線忙狀態(tài)。IRDY和TRDY同時(shí)低電平,表明數(shù)據(jù)是完整,成功地讀取了第一個(gè)(且唯一的)數(shù)據(jù)項(xiàng)。在狀態(tài)S4的時(shí)候 如果FRAME變低,開(kāi)始進(jìn)入停止?fàn)顟B(tài),在S3狀態(tài)時(shí),如果FRAME變低,開(kāi)始進(jìn)入停止?fàn)顟B(tài)。3.2 PXI讀寫(xiě)時(shí)序仿真結(jié)果
【參考文獻(xiàn)】：
期刊論文
[1]基于雙通信接口的多通道信號(hào)源設(shè)計(jì)[J]. 樊劉華,彭旭鋒,張躍林,張會(huì)新. 電子器件. 2017(04)
[2]基于PXI總線的A/D數(shù)據(jù)采集模塊設(shè)計(jì)[J]. 張鵬飛,馮春陽(yáng),王瑋,胡江峰. 電子技術(shù)應(yīng)用. 2012(11)
[3]基于LVDS總線的高速長(zhǎng)距數(shù)據(jù)傳輸?shù)脑O(shè)計(jì)[J]. 薛隆全,文豐,張時(shí)華. 電子設(shè)計(jì)工程. 2009(02)
[4]10位BLVDS串化器DS92LV1023和解串器DS92LV1224的原理及應(yīng)用[J]. 來(lái)衛(wèi)國(guó). 國(guó)外電子元器件. 2002(08)
碩士論文
[1]基于PXI總線的高速圖像采集模塊的設(shè)計(jì)與實(shí)現(xiàn)[D]. 楊文豪.中北大學(xué) 2017
[2]基于PXI總線的模數(shù)轉(zhuǎn)換模塊設(shè)計(jì)與實(shí)現(xiàn)[D]. 閔亞軍.電子科技大學(xué) 2017
[3]基于FPGA開(kāi)發(fā)的CPCI總線多功能卡及WDM驅(qū)動(dòng)程序設(shè)計(jì)與實(shí)現(xiàn)[D]. 方明.上海交通大學(xué) 2009
[4]PXI總線高速數(shù)據(jù)采集模塊研制[D]. 代云啟.桂林電子科技大學(xué) 2009
[5]PXI總線接口的設(shè)計(jì)與應(yīng)用[D]. 郭凡.華中科技大學(xué) 2009
[6]基于FPGA的PCI接口設(shè)計(jì)[D]. 孟慶輝.哈爾濱工業(yè)大學(xué) 2006
本文編號(hào)：3608843
本文鏈接：http://sikaile.net/kejilunwen/dianzigongchenglunwen/3608843.html
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