本文關鍵詞：基于CMOS工藝的低雜散低抖動鎖相環(huán)的研究與設計，由筆耕文化傳播整理發(fā)布。

【摘要】：近年來,隨著通信、計算機、消費電子等的快速發(fā)展,需要產(chǎn)生、傳輸和處理的數(shù)據(jù)量日益增加,所以,設計高速IO接口電路的挑戰(zhàn)也在日益增加,在高速IO接口電路的電氣連接系統(tǒng)中,鎖相環(huán)常用來提供發(fā)射端的發(fā)射時鐘,為了確保高速數(shù)據(jù)能準確地發(fā)送,發(fā)射時鐘需要高頻而且低雜散低抖動。本文分別研究了在整數(shù)分頻鎖相環(huán)和分數(shù)分頻鎖相環(huán)中如何實現(xiàn)低雜散和低抖動性能,并通過了理論分析和仿真驗證。一個高性能的鎖相環(huán)中VCO的設計是關鍵。在VCO的設計中,相位噪聲、功耗是它的關鍵指標。本文設計了一個低噪聲低功耗的VCO,并在180 nm CMOS工藝下進行了仿真驗證,輸出信號中心頻率為2.396 GHz時,由于采用了自開關偏置技術和退耦合電容,在10 kHz頻偏處的相位噪聲低達-71.94 dBc/Hz;由于體偏置技術的采用,其供電電壓低達0.5 V。為了滿足10Gbps SerDes中發(fā)射時鐘的應用需求,設計了一個多相位多頻率輸出的鎖相環(huán),其采用QVCO作為振蕩器產(chǎn)生了4個等相位間隔的5.15625 GHz時鐘,QVCO的輸出時鐘經(jīng)過二分頻差分緩沖器后能實現(xiàn)8個等相位間隔的2.578125 GHz時鐘。此外,在電荷泵中采用負反饋結構降低了它的靜態(tài)電流失配,從而能得到較好的參考雜散。該鎖相環(huán)在40 nm CMOS工藝下實現(xiàn)并進行了后仿驗證。為了實現(xiàn)鎖相環(huán)的低抖動和低雜散性能,設計了一個5.15625 GHz的亞采樣鎖相環(huán),它采用QVCO產(chǎn)生4路等相位間隔的時鐘。為了實現(xiàn)低雜散,其使用差分緩沖器和互補開關對減小了CP對雜散的惡化,使用Dummy采樣器和CML隔斷緩沖器進一步減小了QVCO對雜散的惡化。由于環(huán)路中沒有分頻器,則電荷泵和亞采樣相位探測器(SSPD)的噪聲不會增加N2倍,從而環(huán)路的抖動性能得到了改善。該SSPLL在40 nm CMOS工藝下實現(xiàn)并進行了仿真驗證。在分數(shù)頻率鎖相環(huán)中,環(huán)路傳輸特性的非線性會導致Σ△調制器的量化噪聲混疊,從而惡化環(huán)路的帶內噪聲。本文提出了一種低雜散線性化的技術：在電荷泵輸出端添加脈沖偏置電流,它與固定偏置電流一樣能實現(xiàn)PFD/CP傳輸特性的線性化,并且參考雜散不會被惡化。為了驗證該低雜散線性化技術的有效性,通過了理論分析和仿真驗證。
【關鍵詞】：鎖相環(huán) 壓控振蕩器 相位噪聲 低抖動 低雜散 噪聲混疊
【學位授予單位】：中國科學技術大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN432;TN911.8
【目錄】：

• 摘要5-6
• Abstract6-15
• 第1章 緒論15-23
• 1.1 論文研究背景15-19
• 1.1.1 高速IO接口概述15-16
• 1.1.2 高速IO接口現(xiàn)狀16-17
• 1.1.3 高速IO接口中鎖相環(huán)的概述17-19
• 1.2 論文主要的研究貢獻19-21
• 1.3 論文各部分的內容安排21-23
• 第2章 鎖相環(huán)概述23-44
• 2.1 基本概念23-27
• 2.2 電路實現(xiàn)27-36
• 2.2.1 鑒頻鑒相器28-29
• 2.2.2 電荷泵29-34
• 2.2.3 低通濾波器34-35
• 2.2.4 壓控振蕩器35-36
• 2.2.5 分頻器36
• 2.3 PLL環(huán)路分析36-42
• 2.4 本章小結42-44
• 第3章 低功耗低相位噪聲的VCO44-59
• 3.1 振蕩器分類簡介44-46
• 3.2 振蕩器的選擇46-47
• 3.3 VCO的相位噪聲47-51
• 3.4 VCO的相位噪聲降低技術51-53
• 3.5 低功耗VCO的設計53-54
• 3.6 低功耗低噪聲VCO的設計54-58
• 3.7 本章小結58-59
• 第4章 多相位多頻率輸出的整數(shù)分頻鎖相環(huán)59-78
• 4.1 鎖相環(huán)架構59-60
• 4.2 電路模塊設計60-74
• 4.2.1 PFD的設計60-61
• 4.2.2 電荷泵的設計61-67
• 4.2.3 QVCO的設計67-69
• 4.2.4 分頻器的設計69-73
• 4.2.5 二分頻差分緩沖器的設計73-74
• 4.3 環(huán)路仿真結果74-76
• 4.4 版圖76
• 4.5 本章小結76-78
• 第5章 一種低抖動低雜散的亞采樣鎖相環(huán)的設計78-87
• 5.1 亞采樣鎖相環(huán)架構79-80
• 5.2 環(huán)路分析80-81
• 5.3 電路模塊設計81-84
• 5.3.1 SSPD/CP的設計81-82
• 5.3.2 差分緩沖器的設計82-83
• 5.3.3 QVCO的設計83
• 5.3.4 含死區(qū)的PFD/CP的設計83-84
• 5.4 環(huán)路仿真結果84-86
• 5.5 本章小結86-87
• 第6章 一種應用于分數(shù)分頻鎖相環(huán)的低雜散線性化技術87-100
• 6.1 量化器噪聲產(chǎn)生機理87-88
• 6.2 數(shù)字∑△調制器88-92
• 6.3 量化噪聲降低技術92-94
• 6.4 噪聲混疊效應94-96
• 6.5 低雜散線性化技術96-99
• 6.6 本章小結99-100
• 第7章 總結與展望100-103
• 7.1 論文工作總結100-102
• 7.2 研究展望102-103
• 參考文獻103-110
• 致謝110-111
• 在校期間發(fā)表的學術論文和研究成果111

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本文編號：356144