本文關鍵詞：一種應用于TDC的低抖動延遲鎖相環(huán)電路設計，由筆耕文化傳播整理發(fā)布。

【摘要】：本文采用雙延遲線和防錯鎖控制結構,結合對電荷泵等關鍵模塊版圖對稱性的匹配控制,設計了一種針對(Time-to-Digital Converter,TDC)應用的寬動態(tài)鎖定范圍、低靜態(tài)相位誤差延遲鎖相環(huán)(Delay-Locked Loop,DLL)電路.基于TSMC 0.35μm CMOS工藝,完成了電路的仿真和流片驗證.測試結果表明,DLL頻率鎖定范圍為40MHz-200MHz;靜態(tài)相位誤差161ps@125MHz;在無噪聲輸入的理想時鐘驅動下,200MHz頻率點下的峰-峰值抖動最大為85.3ps,均方根抖動最大為9.44ps,可滿足亞納秒級時間分辨的TDC應用需求.
【作者單位】： 東南大學無錫分校;東南大學集成電路學院;
【關鍵詞】： 延遲鎖相環(huán) 時間數字轉換器 靜態(tài)相位誤差 寬動態(tài)范圍 時鐘抖動
【基金】：江蘇省自然科學基金(No.BK2012559) 中央高校基本科研業(yè)務費專項資金資助,江蘇省普通高校研究生科研創(chuàng)新計劃資助項目(No.SJLX15_0098)
【分類號】：TN911.8
【正文快照】： x TDC的應用需求.DLL內部壓控延遲線所產生的多相5 H 均勻分布時鐘用于剩余誤差時間的細分辨,受控延遲延遲鎖相環(huán)(Delay-Locked Loop,DLL)因其獨有 線輸出時鐘作為高段位線性反饋移位寄存器(Linear的多相交錯時鐘輸出特性,廣泛應用于高穩(wěn)定數字同 Feedback Shift Register,LFS

  本文關鍵詞：一種應用于TDC的低抖動延遲鎖相環(huán)電路設計，由筆耕文化傳播整理發(fā)布。

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本文編號：354403