我國(guó)目前正在建設(shè)的新一代無線通訊系統(tǒng)（5G）要求更高的數(shù)據(jù)吞吐量、更快的響應(yīng)時(shí)間以及更低的功耗,而數(shù)據(jù)轉(zhuǎn)換器作為無線通信系統(tǒng)內(nèi)的關(guān)鍵部分,也正朝著高性能、低功耗的方向發(fā)展。電流舵結(jié)構(gòu)由于能夠兼容標(biāo)準(zhǔn)CMOS工藝、支持高采樣率,一直在高速高精度數(shù)模轉(zhuǎn)換器（DAC）中占據(jù)主流位置,不僅如此,它還能通過低壓電流模技術(shù)獲得較低的功耗,所以研究高性能、低功耗的電流舵型DAC具有重要意義。本文基于TSMC 40 nm CMOS工藝設(shè)計(jì)了一款10位雙通道電流舵型DAC,并詳細(xì)分析了其模型、電路、版圖及測(cè)試四個(gè)方面的內(nèi)容。本文首先對(duì)數(shù)模轉(zhuǎn)換器的國(guó)內(nèi)外發(fā)展歷程與研究意義進(jìn)行了探討,闡述了數(shù)模轉(zhuǎn)換器的基本工作原理、主要分類以及特性參數(shù),并總結(jié)出了電流舵結(jié)構(gòu)的優(yōu)勢(shì)。然后,通過分析DAC的分段比例對(duì)性能和面積的影響,確定了高6位采用溫度計(jì)碼,低4位采用二進(jìn)制碼的分段結(jié)構(gòu),并在SIMULINK環(huán)境下建立了該DAC理想的行為級(jí)模型和相應(yīng)的誤差模型。借助上述模型,分析了電流源的失配誤差、有限輸出阻抗以及開關(guān)管的時(shí)鐘饋通效應(yīng)對(duì)DAC特性的影響。其次,逐一介紹了電流基準(zhǔn)電路、單位電流源電路、開關(guān)驅(qū)動(dòng)電路、6-63譯碼器... 

【文章來源】：西安電子科技大學(xué)陜西省 211工程院校 教育部直屬院校

【文章頁(yè)數(shù)】：109 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

DAC輸出頻譜示意圖

圖3.1 DAC 分段比與性能、面積的關(guān)系[17]步確定 DAC 的分段比后，接下來對(duì) 6+4、7+3 這兩種分段方式進(jìn)行仔細(xì)現(xiàn)最優(yōu)化。對(duì)于 6+4 的分段方式，需要一個(gè) 6-63 的譯碼器把高 6 位轉(zhuǎn)，然后控制 63 個(gè) MSB 電流源，而低 4 位分別控制權(quán)重從 20ILSB到 23，所以 DAC 包含共 67 個(gè)開關(guān)信號(hào)通路。而 7+3 式的 DAC，需要一個(gè)器把高 7 位轉(zhuǎn)化為溫度計(jì)碼，然后控制 127 個(gè) MSB 電流源，低 3 位分 20ILSB到 22ILSB的電流源，所以 DAC 包含共 130 個(gè)開關(guān)信號(hào)通路。因態(tài)特性的前提下，6+4 分段的 DAC 擁有更少的開關(guān)信號(hào)通路，這意味兩側(cè)的通道延遲也會(huì)有所降低。不僅如此，6+4 分段結(jié)構(gòu)所需的譯碼器式更為簡(jiǎn)單，所消耗的功耗也更少，這對(duì)低功耗 DAC 來說更有吸引力。設(shè)計(jì)的 DAC 采用 6+4 的分段結(jié)構(gòu)以實(shí)現(xiàn)最優(yōu)化設(shè)計(jì)。理想的分段式電流舵 DAC 的行為級(jí)模型

西安電子科技大學(xué)碩士學(xué)位論文28圖3.11 有限輸出阻抗的 SIMULINK 模型其中 I 為理想的輸出電流，G 為輸出電導(dǎo)，C 為輸出電容，InP、InN為正、反相的開關(guān)信號(hào)，Ip、In為正、反電流輸出端。文獻(xiàn)[23]在有限輸出阻抗對(duì) DAC 動(dòng)態(tài)特性的影響方面做了詳細(xì)的分析，并總結(jié)出，對(duì)于差分結(jié)構(gòu)的 DAC，其 SFDR 滿足以下關(guān)系：  ( ) ( ) (3-15)上式中

【參考文獻(xiàn)】：
期刊論文
[1]A Fully-Integrated Low-Power Analog Front-End for ZigBee Transmitter Applications[J]. SHI Zuochen,YANG Yintang,LI Di,LIU Yang.  Chinese Journal of Electronics. 2016(03)
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博士論文
[1]高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計(jì)技術(shù)的研究與實(shí)現(xiàn)[D]. 薛曉博.浙江大學(xué) 2014

碩士論文
[1]高速電流舵DAC動(dòng)態(tài)性能的提升研究[D]. 席望.西安電子科技大學(xué) 2014
[2]基于CMOS0.13μm工藝的1.2V電流舵型DAC設(shè)計(jì)[D]. 曹帆.西安電子科技大學(xué) 2013
[3]基于FPGA的高精度DAC測(cè)試方法研究與實(shí)現(xiàn)[D]. 馬瑞.西安電子科技大學(xué) 2013



本文編號(hào)：3541418