提出一個(gè)用于無(wú)線收發(fā)機(jī)的雙通道11bit 150 MS/s逐次逼近型（SAR）模數(shù)轉(zhuǎn)換器（ADC）.ADC的兩通道都采用Sub-range SAR的結(jié)構(gòu),電路中使用自舉開(kāi)關(guān)采樣,提高電路的線性度;采用全動(dòng)態(tài)比較器,以節(jié)省功耗;使用基于等效門控環(huán)形振蕩器的異步高速SAR邏輯,提高ADC的轉(zhuǎn)換速度.此外,在CDAC中采用分裂電容設(shè)計(jì)以避免使用導(dǎo)通性不良的中間電壓連接開(kāi)關(guān).本設(shè)計(jì)在Smic 55nm Low-Leakage CMOS工藝下流片.IP總面積是0.3mm²,核的有效面積是0.046mm².測(cè)試結(jié)果為:在供電電壓和參考電壓為1.2V,采樣率為150 MS/s的情況下,單通道消耗2.04mA的電流,SNDR為60.9dB,FOM值為17.9fJ/conv.-step.靜態(tài)特性DNL和INL分別為+0.99/–0.81LSB和+2.21/–1.37LSB. 

【文章來(lái)源】：微電子學(xué)與計(jì)算機(jī). 2017,34(05)北大核心CSCD

【文章頁(yè)數(shù)】：6 頁(yè)

【文章目錄】：
1 引言
2 ADC的結(jié)構(gòu)
3 CDAC結(jié)構(gòu)及寄生電容分析
    3.1 CDAC結(jié)構(gòu)
    3.2 寄生電容的分析
4 門控環(huán)振電路(GCRO)
5 比較器
6 測(cè)試結(jié)果
7 結(jié)束語(yǔ)


【參考文獻(xiàn)】：
期刊論文
[1]An 8 bit 12 MS/s asynchronous successive approximation register ADC with an on-chip reference[J]. 余萌,吳禮鵬,李福樂(lè),王志華.  Journal of Semiconductors. 2013(02)



本文編號(hào)：3514230