發(fā)布時間：2021-11-12 07:04

　　基于SMIC 0.18μm CMOS工藝,設計了一種10位自補償逐次逼近（SAR）A/D轉(zhuǎn)換器芯片。采用5+5分段式結構,將電容陣列分成高5位和低5位;采用額外添加補償電容的方法,對電容陣列進行補償,以提高電容之間的匹配。采用線性開關,以提高采樣速率,降低功耗。版圖布局中,使用了一種匹配性能較好的電容陣列,以提高整體芯片的對稱性,降低寄生參數(shù)的影響。在輸入信號頻率為0.956 2MHz,時鐘頻率為125MHz的條件下進行后仿真,該A/D轉(zhuǎn)換器的信號噪聲失真比（SNDR）為61.230 8dB,無雜散動態(tài)范圍（SFDR）達到75.220 4dB,有效位數(shù)（ENOB）達到9.87位。 

【文章來源】：微電子學. 2017,47(01)北大核心CSCD

【文章頁數(shù)】：5 頁

【部分圖文】：

圖１本文設計的ＳＡＲＡ／Ｄ轉(zhuǎn)換器原理框圖

第１期戴瀾等：一種１０位１０ＭＳ／ｓ自補償ＳＡＲＡ／Ｄ轉(zhuǎn)換器補償ＳＡＲＡ／Ｄ轉(zhuǎn)換器電容結構，如圖４所示。圖４中，橋接電容Ｃｂｒ的值大于傳統(tǒng)結構中橋接電容的電容值，為２ｎＣ（ｎ為ＬＳＢ的位），即為單位電容的整數(shù)倍。橋式電容Ｃｂｒ?qū)ⅲ模粒秒娙蓐嚵蟹譃楦撸滴唬停樱潞偷停滴唬蹋樱拢矀�子序列，其中，ＬＳＢ段總電容（３２Ｃ）與Ｃｂｒ串聯(lián)后的等效電容（１６Ｃ）是ＭＳＢ段最大電容（８Ｃ）的２倍。本文采用全差分結構，下面以單端為例進行分析。圖４自補償ＳＡＲＡ／Ｄ轉(zhuǎn)換器電容結構（單邊）假設ＤＡＣ陣列的１個電容從參考電壓切換到地，同時，其他電容都保持不變，那么，比較器的輸入電壓降為：ΔＶ＝２９－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ２５，５≤ｎ≤９２４－ｎＣ１６Ｃ＋８Ｃ＋４Ｃ＋２Ｃ＋Ｃ＋Ｃ×Ｖｒｅｆ，１≤ｎ≤４烅烄烆（１）對圖４所示的ＳＡＲＡ／Ｄ轉(zhuǎn)換器進行電容補償，主要從寄生電容以及電容失配兩個方面考慮。圖４中，ＭＳＢ電容陣列對寄生電容比較敏感，因此，需考慮寄生電容的值，并通過補償?shù)姆椒p小寄生電容的影響。設ＣＰ是ＭＳＢ電容陣列與Ｃｂｒ電容之間的寄生電容，通過蒙特卡洛分析將Ｃ調(diào)整為電容（Ｃ－ＣＰ），（Ｃ－ＣＰ）與ＣＰ寄生電容并聯(lián)，并聯(lián)之后的等效電容值作為單位電容值Ｃ，如圖４中的陰影部份所示。此時，如果不考慮單個電容之間的失配，ＭＳＢ與ＬＳＢ電容陣列就可以達到理想匹配。理想情況下，

Ｙ分別與ＶＰ，ＶＱ隔離，從而減小回饋噪聲。同時，采用了全差分動態(tài)輸入結構，有效地抑制了比較器的共模誤差。采用如圖７所示的Ｂｏｏｔ－ｓｔｒａｐ開關電路對輸入電壓進行采樣，提高了采樣的線性度，降低了采樣失真。圖７中，柵壓自舉開關管ＭＳ（Ｎ型）的柵源電壓近似為電源電壓，減小了開關的導通電阻。開關管ＭＳ的開關取決于輸入Ｖｉｎ，這使得相同的電荷量帶來的影響可能有所不同。此處，采用一個傳輸門開關ＴＧ和額外的Ｍ１管來彌補采樣管的電荷注入。圖７Ｂｏｏｔ－ｓｔｒａｐ開關電路圖２．３電容陣列版圖布局由以上分析可知，ＳＡＲＡ／Ｄ轉(zhuǎn)換器的轉(zhuǎn)換精度主要由它的二進制加權電容網(wǎng)絡的精度來確定。制造工藝的限制導致該電容網(wǎng)絡的絕對準確度非常低。但是，它的匹配精度相對較高，與精度密切相關的還有工藝參數(shù)、電容器結構、電容器尺寸、版圖布局等因素［６］。電容陣列的匹配對整體芯片的性能影響很大。本文的ＳＡＲＡ／Ｄ轉(zhuǎn)換器采用如圖８所示的電容布局，使各位電容之間得到更好的匹配。電容按照以中心軸對稱的方式擺放，匹配的單位電容本身為正方形，以避免周長波動產(chǎn)生匹配誤差。圖８電容陣列布局圖３仿真結果基于Ｃａｄｅｎｃｅ搭建原理圖，采用Ｓｐｅｃｔｒｅ軟件對整體電路進行仿真。在電源為１．８Ｖ，輸入信號頻率為０．９５６２ＭＨｚ，時鐘頻率為１２５ＭＨｚ條件下，對整體版圖提參后電路的后仿輸出波形進行采樣，并進行快速傅立葉變換（ＦＦＴ）頻譜分析。由圖９和圖１０可知，采用補償結構后，轉(zhuǎn)換器的有效位數(shù)由９．４位提高到９．８７位，ＳＮＤＲ為６


本文編號：3490406