近年來(lái),隨著集成電路設(shè)計(jì)技術(shù)和制造工藝的不斷進(jìn)步,MEMS傳感器技術(shù)也得到了快速發(fā)展。模數(shù)轉(zhuǎn)換器（ADC）作為連接傳感器和數(shù)字信號(hào)處理單元的橋梁,其性能很大程度上決定了整個(gè)系統(tǒng)的性能。這使得高性能ADC成為國(guó)內(nèi)外研究的重點(diǎn)。本文針對(duì)微慣性測(cè)量單元對(duì)ADC低功耗、高精度的性能需求,并結(jié)合sigma-delta ADC高精度和SAR ADC高能量效率的優(yōu)點(diǎn),給出了一種基于SAR量化器的連續(xù)時(shí)間sigma-delta調(diào)制器的設(shè)計(jì)。首先從低功耗的角度出發(fā)確定了連續(xù)時(shí)間調(diào)制器的拓?fù)浣Y(jié)構(gòu)。再根據(jù)課題性能指標(biāo),利用工具箱中的函數(shù)完成對(duì)調(diào)制器噪聲傳遞函數(shù)的設(shè)計(jì),并通過(guò)增加零階反饋路徑來(lái)修復(fù)由于環(huán)路延時(shí)而發(fā)生改變的噪聲傳遞函數(shù)。然后對(duì)調(diào)制器的系數(shù)進(jìn)行合理縮放使積分器的輸出符合實(shí)際情況。最后對(duì)積分器、時(shí)鐘抖動(dòng)和反饋DAC的非理想特性利用Simulink搭建行為級(jí)仿真模型,綜合考慮非理想因素后確定各個(gè)模塊的電路參數(shù),主要是確定積分器電路中運(yùn)算放大器的參數(shù)。在多位量化器的結(jié)構(gòu)選取上,本文選擇基于電容頂板采樣的SAR ADC,該結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)相比采樣保持電路的電容減少一半,同時(shí)也減少了轉(zhuǎn)換過(guò)程中電容充放電次數(shù)。... 

【文章來(lái)源】：哈爾濱工業(yè)大學(xué)黑龍江省 211工程院校 985工程院校

【文章頁(yè)數(shù)】：68 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

M.Zhou等人提出的調(diào)制器的結(jié)構(gòu)示意圖[5]

哈爾濱工業(yè)大學(xué)工程碩士學(xué)位論文-4-圖1-4文獻(xiàn)[6]中調(diào)制器的結(jié)構(gòu)框圖與版圖結(jié)構(gòu)[6]1.2.2國(guó)內(nèi)研究發(fā)展現(xiàn)狀國(guó)內(nèi)在連續(xù)時(shí)間sigma-deltaADC方面的研究水平整體上要低于國(guó)外的研究水平，這是因?yàn)閲?guó)內(nèi)集成電路的發(fā)展起步較晚，我們應(yīng)該借鑒國(guó)外的發(fā)展經(jīng)驗(yàn)，加快發(fā)展步伐，縮短與國(guó)際水平的差距。復(fù)旦大學(xué)的江楓在2014年提出了一種基于真分式噪聲傳遞函數(shù)的長(zhǎng)環(huán)路延時(shí)連續(xù)時(shí)間sigma-delta調(diào)制器的設(shè)計(jì)[7]。他通過(guò)合理修改噪聲傳遞函數(shù)(NTF)對(duì)的應(yīng)系數(shù)，最終得到了一個(gè)真分式噪聲傳遞函數(shù)，使調(diào)制器能承受的環(huán)路延時(shí)最多可以等于兩個(gè)時(shí)鐘周期，為量化器解析模擬輸入提供了充裕的時(shí)間。選取低精度的SARADC作為多位量化器優(yōu)化功耗。該調(diào)制器采用TSMC0.13μmCMOS工藝實(shí)現(xiàn)。在1.2V電源電壓下的功耗為27.2mW，時(shí)鐘頻率640MHz，SNDR可達(dá)80.38dB。圖1-5周鵬力提出的調(diào)制器的結(jié)構(gòu)示意圖和仿真頻譜圖[7]西安電子科技大學(xué)的周鵬力在2017年實(shí)現(xiàn)了一種采用SARADC作為調(diào)制器內(nèi)部低精度量化器的高速高精度連續(xù)時(shí)間sigma-delta調(diào)制器設(shè)計(jì)[8]。調(diào)制器

哈爾濱工業(yè)大學(xué)工程碩士學(xué)位論文-4-圖1-4文獻(xiàn)[6]中調(diào)制器的結(jié)構(gòu)框圖與版圖結(jié)構(gòu)[6]1.2.2國(guó)內(nèi)研究發(fā)展現(xiàn)狀國(guó)內(nèi)在連續(xù)時(shí)間sigma-deltaADC方面的研究水平整體上要低于國(guó)外的研究水平，這是因?yàn)閲?guó)內(nèi)集成電路的發(fā)展起步較晚，我們應(yīng)該借鑒國(guó)外的發(fā)展經(jīng)驗(yàn)，加快發(fā)展步伐，縮短與國(guó)際水平的差距。復(fù)旦大學(xué)的江楓在2014年提出了一種基于真分式噪聲傳遞函數(shù)的長(zhǎng)環(huán)路延時(shí)連續(xù)時(shí)間sigma-delta調(diào)制器的設(shè)計(jì)[7]。他通過(guò)合理修改噪聲傳遞函數(shù)(NTF)對(duì)的應(yīng)系數(shù)，最終得到了一個(gè)真分式噪聲傳遞函數(shù)，使調(diào)制器能承受的環(huán)路延時(shí)最多可以等于兩個(gè)時(shí)鐘周期，為量化器解析模擬輸入提供了充裕的時(shí)間。選取低精度的SARADC作為多位量化器優(yōu)化功耗。該調(diào)制器采用TSMC0.13μmCMOS工藝實(shí)現(xiàn)。在1.2V電源電壓下的功耗為27.2mW，時(shí)鐘頻率640MHz，SNDR可達(dá)80.38dB。圖1-5周鵬力提出的調(diào)制器的結(jié)構(gòu)示意圖和仿真頻譜圖[7]西安電子科技大學(xué)的周鵬力在2017年實(shí)現(xiàn)了一種采用SARADC作為調(diào)制器內(nèi)部低精度量化器的高速高精度連續(xù)時(shí)間sigma-delta調(diào)制器設(shè)計(jì)[8]。調(diào)制器

【參考文獻(xiàn)】：
博士論文
[1]髙速低功耗逐次逼近式ADC研究與實(shí)現(xiàn)[D]. 盧宇瀟.上海交通大學(xué) 2014

碩士論文
[1]高速高精度可配置sigma-delta ADC設(shè)計(jì)[D]. 高原.哈爾濱工業(yè)大學(xué) 2019
[2]高速低功耗逐次逼近型模數(shù)轉(zhuǎn)換器研究[D]. 李曉興.東南大學(xué) 2018
[3]面向壓力傳感器應(yīng)用的低功耗高精度連續(xù)時(shí)間Sigma-Delta調(diào)制器[D]. 趙玉彬.華中科技大學(xué) 2018
[4]連續(xù)時(shí)間Sigma-Delta調(diào)制器系統(tǒng)建模及電路技術(shù)研究[D]. 周鵬力.西安電子科技大學(xué) 2017
[5]高性能連續(xù)時(shí)間∑-△ ADC設(shè)計(jì)[D]. 邱僅朋.浙江大學(xué) 2017
[6]數(shù)字陀螺Sigma-Delta調(diào)制器的設(shè)計(jì)[D]. 閆冬.哈爾濱工業(yè)大學(xué) 2016
[7]連續(xù)時(shí)間Sigma-Delta調(diào)制器建模與電路研究[D]. 易品筠.西安電子科技大學(xué) 2015
[8]基于真分式噪聲傳遞函數(shù)的長(zhǎng)環(huán)路延時(shí)連續(xù)時(shí)間Sigma Delta調(diào)制器的研究與設(shè)計(jì)[D]. 江帆.復(fù)旦大學(xué) 2014
[9]帶寬10MHZ高階連續(xù)時(shí)間型Sigma-Delta調(diào)制器設(shè)計(jì)[D]. 成楊.復(fù)旦大學(xué) 2012



本文編號(hào)：3479351